JPS60157647A - 仮想アドレス変換装置 - Google Patents
仮想アドレス変換装置Info
- Publication number
- JPS60157647A JPS60157647A JP59011916A JP1191684A JPS60157647A JP S60157647 A JPS60157647 A JP S60157647A JP 59011916 A JP59011916 A JP 59011916A JP 1191684 A JP1191684 A JP 1191684A JP S60157647 A JPS60157647 A JP S60157647A
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- JP
- Japan
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- address
- virtual
- virtual address
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分封〕
本発明は仮想記憶空間式ケとるＩ￥ｔＸ磯に隆り、待に
実記憶容重に較べて仮想記憶空間が大きい場合に好適な
仮想アドレス変換装置に関する。
実記憶容重に較べて仮想記憶空間が大きい場合に好適な
仮想アドレス変換装置に関する。
従来の仮想記憶方式の耐算慎に２いて、仮想アドレスを
笑アドレスへ変換する装置は、一般に以°Ｆのような方
式金探っている。
笑アドレスへ変換する装置は、一般に以°Ｆのような方
式金探っている。
中火処理装置内に、’ｌ’ＬＨＩＴｒａｎｓｌａｌｉｏ
ｎ Ｌｏｏｋ−Ｂｓｉａｅ Ｂｕｆｆｅｒ ）と叶はれ
る仮想アドレスと変換された央アドレスの対を俵数個保
持しているバッファかめる。Ｔ Ｌ Ｂは、最近参照さ
れた仮想アドレスと実アドレスの対全保持する。そして
、主記憶内には、仮想アドレスケ実アドレスに変換する
ための衣ゲ持っている。
ｎ Ｌｏｏｋ−Ｂｓｉａｅ Ｂｕｆｆｅｒ ）と叶はれ
る仮想アドレスと変換された央アドレスの対を俵数個保
持しているバッファかめる。Ｔ Ｌ Ｂは、最近参照さ
れた仮想アドレスと実アドレスの対全保持する。そして
、主記憶内には、仮想アドレスケ実アドレスに変換する
ための衣ゲ持っている。
仮想アドレス変換装置は、１ず、変換すべき仮想アドレ
スが’ｉ’ＬＢＶｃ＠るかとうかを調べ、’１’ＬＨに
めれは’ｉ’ＬＢから実アドレスｆｔ４＠る。ＴＬＨＫ
なければ、主記憶上の変挨衣倉参照して実アドレスにｔ
侯する。
スが’ｉ’ＬＢＶｃ＠るかとうかを調べ、’１’ＬＨに
めれは’ｉ’ＬＢから実アドレスｆｔ４＠る。ＴＬＨＫ
なければ、主記憶上の変挨衣倉参照して実アドレスにｔ
侯する。
この主記憶上の変換表によるアドレス変換は、変換表の
耐造により次の２方式がある。
耐造により次の２方式がある。
第１の方式は、仮想アドレスに対応する項目ケ持つ変換
表（仮想アドレス変換表）音用いる方式である。
表（仮想アドレス変換表）音用いる方式である。
第１図は仮想アドレス変換表の構成図である。
仮想アドレス変換表は、空間に対して１個のセダ７’
７ ト＆ ２ （＋と、セグメントことのページ表２１
からなる。セグメントとページは仮想記憶９間の領域の
単位であり、セグメントは複数のページからなり、ペー
ジは複数のバイトからなる。仮想アドレスｌＯも、これ
らの単位に従ってセグメント表−１１３、ページ査号１
２、バイト・アドレス１１の谷部に分けられる。セグメ
ント表２０は、セダメ／ト蕾号１３の唄にセグメント表
項目２２が並んでおり、各セグメント表項目２２は、ペ
ージ衣のアドレス２４とそのセグメントが実記１意上に
割！２めでられているかとうか全示すイノバリッド・フ
ラグ２５を甘む。ページ表２１も、セグメント表２０と
同様の窮造全持つが、ページ表項目２３は、芙べ〜シ・
アドレス２６とイノバリッド・フラグ２１Ｎ’つ。実ア
ドレス１４は、バイト・アドレスｍｌ ５とページ・ア
ドレス部１６に分かれ一’ｒ Ｌ−ｔ） 、ページ・ア
ドレス部１６に、ページ表項目２３の実ページ・アドレ
ス２６が設定される。
７ ト＆ ２ （＋と、セグメントことのページ表２１
からなる。セグメントとページは仮想記憶９間の領域の
単位であり、セグメントは複数のページからなり、ペー
ジは複数のバイトからなる。仮想アドレスｌＯも、これ
らの単位に従ってセグメント表−１１３、ページ査号１
２、バイト・アドレス１１の谷部に分けられる。セグメ
ント表２０は、セダメ／ト蕾号１３の唄にセグメント表
項目２２が並んでおり、各セグメント表項目２２は、ペ
ージ衣のアドレス２４とそのセグメントが実記１意上に
割！２めでられているかとうか全示すイノバリッド・フ
ラグ２５を甘む。ページ表２１も、セグメント表２０と
同様の窮造全持つが、ページ表項目２３は、芙べ〜シ・
アドレス２６とイノバリッド・フラグ２１Ｎ’つ。実ア
ドレス１４は、バイト・アドレスｍｌ ５とページ・ア
ドレス部１６に分かれ一’ｒ Ｌ−ｔ） 、ページ・ア
ドレス部１６に、ページ表項目２３の実ページ・アドレ
ス２６が設定される。
第２凶は、仮想アドレス変換表紫用いる仮想アドレス変
換方式の流れ図である。この方式のアドレス変換装置は
、ＩＢＭ３７０ｉ１ｍのマニュアＡ／ＩＢＭ Ｓｙｓｔ
ｅｍ ３７０ Ｐｒ１ｎｃ＋ｐｌｅｓ ｏｆ ０ｐｅｒ
Ｂ−ｔｉｏｎ ＶＣ記載されて２す、説明は省略する。
換方式の流れ図である。この方式のアドレス変換装置は
、ＩＢＭ３７０ｉ１ｍのマニュアＡ／ＩＢＭ Ｓｙｓｔ
ｅｍ ３７０ Ｐｒ１ｎｃ＋ｐｌｅｓ ｏｆ ０ｐｅｒ
Ｂ−ｔｉｏｎ ＶＣ記載されて２す、説明は省略する。
第２の方式は、実アドレスに対応する項目ケ付つ変換表
（実アドレス変換表）紫用いる方式である。
（実アドレス変換表）紫用いる方式である。
第３図は、この実アドレス変換表の構成図である。この
実アドレス変換表は、ノ・ツシュ値からページ表インデ
ックスケ得るためのハツシュ表３１と、ページ表３２か
らなる。ページ衣３２は、芙ｄ己憶のベージ査号のノ胆
にページ衣工具目３３が並んた博迫となってＰす、同一
ハラツユ値會持つ仮想ベージ査号に割り当てたページ表
項目３３は、チェイ／され、リストの形になっている。
実アドレス変換表は、ノ・ツシュ値からページ表インデ
ックスケ得るためのハツシュ表３１と、ページ表３２か
らなる。ページ衣３２は、芙ｄ己憶のベージ査号のノ胆
にページ衣工具目３３が並んた博迫となってＰす、同一
ハラツユ値會持つ仮想ベージ査号に割り当てたページ表
項目３３は、チェイ／され、リストの形になっている。
ページ表項目３３は、仮想ページ蕾号３４とリストの次
のページ表項目を指すインデックス３５とリストの終端
ケ示すフラグ３６を含む。ページ表３２のインデックス
３５が、実アドレス１４のページ・アドレス部１６とな
る。
のページ表項目を指すインデックス３５とリストの終端
ケ示すフラグ３６を含む。ページ表３２のインデックス
３５が、実アドレス１４のページ・アドレス部１６とな
る。
第４図は、実アドレス対応の変換表金用いる仮想アドレ
スｆ候方式の流れ図である。この方式のアトｖ、’、ｖ
ｍｇｖｘは、Ｉ Ｂ Ｍ Ｓｙｓｔｅｍ ／ ３８訂算
愼のマ″１アルｌ ＨＭ Ｓｙｓｔｅｍ ／３Ｂ Ａｒ
ｃｈｉｒｅ−ｃｔｕｒｅに記載されてνり説明は省略す
る。
スｆ候方式の流れ図である。この方式のアトｖ、’、ｖ
ｍｇｖｘは、Ｉ Ｂ Ｍ Ｓｙｓｔｅｍ ／ ３８訂算
愼のマ″１アルｌ ＨＭ Ｓｙｓｔｅｍ ／３Ｂ Ａｒ
ｃｈｉｒｅ−ｃｔｕｒｅに記載されてνり説明は省略す
る。
次に、これらの２方式の問題点全説明する。
ｇｌＯ方式は、仮想アドレス１０のセダメ／ト蒼号１３
Ｂ工びページ査号１２倉イ／デックスとして、変換表を
参照するため、セグメント表トページ表の２回のメモリ
・アクセスですみ、変換時間は短い。しかし、使用する
仮想記憶空間に比例したページ表項目２３の個数が必安
となり、変換表に撤する主記憶各賞が大きくなる。
Ｂ工びページ査号１２倉イ／デックスとして、変換表を
参照するため、セグメント表トページ表の２回のメモリ
・アクセスですみ、変換時間は短い。しかし、使用する
仮想記憶空間に比例したページ表項目２３の個数が必安
となり、変換表に撤する主記憶各賞が大きくなる。
−万、第２の方式は実記憶容量に比例したページ表項目
３３の１固数であるため、変換表に簀する主記憶容量は
小さくてすむ。しかし、変換表の参照ハ、ハツシュ値の
競合のない最良の場合で、ハツシュ＆３１とページ表３
２の２回のメモリ・アクセスでるるが、通常は競合が起
きるため２回ケ越えるメモリ・アクセス回数となる。箇
だ、アドレス変換中においてハツシュ像発生ケはじめ演
算が多いこともあり、変換時間は長くなる。
３３の１固数であるため、変換表に簀する主記憶容量は
小さくてすむ。しかし、変換表の参照ハ、ハツシュ値の
競合のない最良の場合で、ハツシュ＆３１とページ表３
２の２回のメモリ・アクセスでるるが、通常は競合が起
きるため２回ケ越えるメモリ・アクセス回数となる。箇
だ、アドレス変換中においてハツシュ像発生ケはじめ演
算が多いこともあり、変換時間は長くなる。
したがって、笑記憶′６重が小ざく仮想記憶空間が大き
い揚台に適用するには、これらの２方式とも問題がある
。
い揚台に適用するには、これらの２方式とも問題がある
。
本発明の目的は、上記問題点を解決するために、広大な
仮想アドレス空間ケ持つ仮想記憶方式の計算戦に２いて
、主記憶上の変換表のサイズが小さく、かつ仮想アドレ
スから実アドレスへの変換の平均時間が短い仮想アドレ
スｆ換装置を提供することにある。
仮想アドレス空間ケ持つ仮想記憶方式の計算戦に２いて
、主記憶上の変換表のサイズが小さく、かつ仮想アドレ
スから実アドレスへの変換の平均時間が短い仮想アドレ
スｆ換装置を提供することにある。
仮想記憶方式を採るｇ′を算機においては、科学技術＃
鼻等のために広大な仮想アドレス全問忙サポートしても
、多重処理される多くのジョブは、大きな仮想空間のほ
んの一部だけを使うことが多い。
鼻等のために広大な仮想アドレス全問忙サポートしても
、多重処理される多くのジョブは、大きな仮想空間のほ
んの一部だけを使うことが多い。
捷だ、大きな仮想アドレス空間ケ使用するジョブでも、
よく使われるのは、谷全問に共通な主記憶領域に存在す
るオペレーティング・システムのプログラムなどの一部
のアドレスだけであることが多い。このような楊曾、よ
く使われる仮想アドレスの領域はｆ：換時間の短い仮想
アドレス震候衣葡用いるアドレスＫｍ方式ケ採り、その
他の領域については、変換表のサイズの小さい実アドレ
ス変換表音用いるアドレス俊俟方式ケ採ること？特徴と
する。
よく使われるのは、谷全問に共通な主記憶領域に存在す
るオペレーティング・システムのプログラムなどの一部
のアドレスだけであることが多い。このような楊曾、よ
く使われる仮想アドレスの領域はｆ：換時間の短い仮想
アドレス震候衣葡用いるアドレスＫｍ方式ケ採り、その
他の領域については、変換表のサイズの小さい実アドレ
ス変換表音用いるアドレス俊俟方式ケ採ること？特徴と
する。
以下、本発明の一実施例ケ図面により詳細に祝明する。
第５図は、本発明の一部７Ｍ例として、変侠対家の仮想
アドレスが、ＴＬＢＫ存在しない場＠′に、主記憶上の
変換表を用いて変換するための仮想アドレス変換装置の
信成図である。仮想アドレス変換装置は、仮想アドレス
全保持する仮想アドレス・レジスタ４０、仮想アドレス
対応のｆ−１１１（］ｌ−行うべきバイト（仮想記憶空
間の領域：例えば仮想アドレスの上位ビットでバイト査
号ケ表す）ケ示すバンク・レジスタ４１、％アドレス・
レジスタ４２、比較器４３、セレクタ４４、仮想アドレ
ス変換回路４５、夷アドレス変換回路４６、主記憶ユニ
ット５０上の仮想アドレス変換ｉ５１．実アドレス変換
表５２から構成される。仮想アドレス変換回路４５は府
述した仮想アドレス変換表を用いた第１の方式とＩｍＪ
様の仮想アドレス変換回路、１だ実アドレス変換（ロ）
路４６は前述した実アドレス変換表音用いた第２の方式
と同様の仮想アドレス変換口面である。
アドレスが、ＴＬＢＫ存在しない場＠′に、主記憶上の
変換表を用いて変換するための仮想アドレス変換装置の
信成図である。仮想アドレス変換装置は、仮想アドレス
全保持する仮想アドレス・レジスタ４０、仮想アドレス
対応のｆ−１１１（］ｌ−行うべきバイト（仮想記憶空
間の領域：例えば仮想アドレスの上位ビットでバイト査
号ケ表す）ケ示すバンク・レジスタ４１、％アドレス・
レジスタ４２、比較器４３、セレクタ４４、仮想アドレ
ス変換回路４５、夷アドレス変換回路４６、主記憶ユニ
ット５０上の仮想アドレス変換ｉ５１．実アドレス変換
表５２から構成される。仮想アドレス変換回路４５は府
述した仮想アドレス変換表を用いた第１の方式とＩｍＪ
様の仮想アドレス変換回路、１だ実アドレス変換（ロ）
路４６は前述した実アドレス変換表音用いた第２の方式
と同様の仮想アドレス変換口面である。
本央癲例では、仮想記憶仝曲のｌバンクに吐いてのみ仮
想アドレス対応の変挾ヲ行い、その他のバンクは実アド
レス対応の変ｍｋ行う場合ケ示す。
想アドレス対応の変挾ヲ行い、その他のバンクは実アド
レス対応の変ｍｋ行う場合ケ示す。
１だ、その対象バンクは、バンク・レジスタ４１に対す
るロード命令にエリ動的に変更することができる。
るロード命令にエリ動的に変更することができる。
以下、仮想アドレス変換装置の動作例勿説明する。仮想
アドレス・レジスタ４０の内容は、仮想アドレス変換回
Ｒｊ４５と、実アドレス変換回路４６に入力され、仮想
アドレス変換回路４５は、仮想アドレス変換表５１ケ参
照してアドレス変換ケ行い、結果全セレクタ４４に送る
。−万、笑アドレス変換回路４６は、央アドレス変換表
５２全参照してアドレス変換ケ行い、結果をセレクタ４
４に送る。また、仮想アドレス・レジスタ４０のバンク
ｉ号部（図示せず）の内容と、バイト・レジスタ４１の
内容が比較器４３によって比較され、結果がセレクタ４
４に送られる。比較の結果、バイト４ｊ号部のバ／タ食
号が一部した場合、仮想アドレス変換回路４５の変侠結
来が芙アドレス・レジスタ４２に設定される。また、−
攻しない場合は、実アドレス俊侯回路４６の変侠粕釆が
来アドレス。
アドレス・レジスタ４０の内容は、仮想アドレス変換回
Ｒｊ４５と、実アドレス変換回路４６に入力され、仮想
アドレス変換回路４５は、仮想アドレス変換表５１ケ参
照してアドレス変換ケ行い、結果全セレクタ４４に送る
。−万、笑アドレス変換回路４６は、央アドレス変換表
５２全参照してアドレス変換ケ行い、結果をセレクタ４
４に送る。また、仮想アドレス・レジスタ４０のバンク
ｉ号部（図示せず）の内容と、バイト・レジスタ４１の
内容が比較器４３によって比較され、結果がセレクタ４
４に送られる。比較の結果、バイト４ｊ号部のバ／タ食
号が一部した場合、仮想アドレス変換回路４５の変侠結
来が芙アドレス・レジスタ４２に設定される。また、−
攻しない場合は、実アドレス俊侯回路４６の変侠粕釆が
来アドレス。
レジスタ４２に設定される。仮想アドレス変換回路４５
の変換時間は、実アドレス変換回路４６の変換時間より
一般に灼く、夷アドレス・レジスタ４２全確定する同期
がとれないため、仮想アドレス変換回路４５と実アドレ
ス変換回路４６は、それぞれ実アドレス・レジスタ４２
を参照する回路（９） に対して確定の信ｇ（図示せず）全出す。
の変換時間は、実アドレス変換回路４６の変換時間より
一般に灼く、夷アドレス・レジスタ４２全確定する同期
がとれないため、仮想アドレス変換回路４５と実アドレ
ス変換回路４６は、それぞれ実アドレス・レジスタ４２
を参照する回路（９） に対して確定の信ｇ（図示せず）全出す。
本実施例によれば、変換表に賛する主記憶容量は小さく
、アドレス変換の平均時間は短い。例えは、仮想アドレ
スを４８ビツト長、来アドレスを３２ビツト長、仮想ア
ドレスのバイト蕾号都を１６ヒツト長、ページ・サイズ
を４キロバイトとすると、仮想アトルス変換表を出いた
第ｌの方式のみ伊珠っだ場合、変換表の項目数は、最悪
時約４０１意１固になり、サイズは３２テラ・バイトと
いう膨大なものになる。１だ、央アドレス変侠表伊用い
に第２の方式のみを採った場合は、変換表の項目数は約
６万個になり、サイズは７６８キロ・バイトａ１糺にな
る。−万、本実施例では、仮想アドレス変換表５１２キ
ロ・バイトと、実アドレス笈侠衣７６８キロ・バイトの
＠ｒ＃−ｒ１．２メガ・バイトに押さえられる。央アド
レス長が３２ヒツトでるるため、笑紀′１怠谷童は４ギ
ガ・バイトであり、１．２ｙｔｌｊ・バイトの変換表は
十分に小さい。
、アドレス変換の平均時間は短い。例えは、仮想アドレ
スを４８ビツト長、来アドレスを３２ビツト長、仮想ア
ドレスのバイト蕾号都を１６ヒツト長、ページ・サイズ
を４キロバイトとすると、仮想アトルス変換表を出いた
第ｌの方式のみ伊珠っだ場合、変換表の項目数は、最悪
時約４０１意１固になり、サイズは３２テラ・バイトと
いう膨大なものになる。１だ、央アドレス変侠表伊用い
に第２の方式のみを採った場合は、変換表の項目数は約
６万個になり、サイズは７６８キロ・バイトａ１糺にな
る。−万、本実施例では、仮想アドレス変換表５１２キ
ロ・バイトと、実アドレス笈侠衣７６８キロ・バイトの
＠ｒ＃−ｒ１．２メガ・バイトに押さえられる。央アド
レス長が３２ヒツトでるるため、笑紀′１怠谷童は４ギ
ガ・バイトであり、１．２ｙｔｌｊ・バイトの変換表は
十分に小さい。
１だ、本実施例によれは、多亜処理されるジョブは４キ
ガ・バイト以内の小さい仮想記憶空間しく１０） か使わない場合が多く、アドレス変換時間の平均は、笑
アドレス変換表會用いた第２の方式に戟べて十分短く、
仮想アドレスｆ侯衣ケ用いた第ｌの方式に近い時間とな
る。
ガ・バイト以内の小さい仮想記憶空間しく１０） か使わない場合が多く、アドレス変換時間の平均は、笑
アドレス変換表會用いた第２の方式に戟べて十分短く、
仮想アドレスｆ侯衣ケ用いた第ｌの方式に近い時間とな
る。
また、仮想アドレス長ケ拡張し、短い仮想アドレス長の
モードと長い仮想アドレス長のモードが存在して、短い
アドレス長モードでは仮想アドレス変換六會用いに第１
の方式ケ採用している計Ｈ慎においては、短いアドレス
長１でゲ仮想アドレス変換表倉用い友第１の方式で扱う
鎖酸とし、それ、Ｃり上位の鎖酸ケ実アドレス震侠表ケ
用いた第２の方式で扱う領域とすれば、両モード［ｌ１
１′Ｉの動的な移行が容易になるという効果もめる。
モードと長い仮想アドレス長のモードが存在して、短い
アドレス長モードでは仮想アドレス変換六會用いに第１
の方式ケ採用している計Ｈ慎においては、短いアドレス
長１でゲ仮想アドレス変換表倉用い友第１の方式で扱う
鎖酸とし、それ、Ｃり上位の鎖酸ケ実アドレス震侠表ケ
用いた第２の方式で扱う領域とすれば、両モード［ｌ１
１′Ｉの動的な移行が容易になるという効果もめる。
不発明によれば、実記憶容重に較べて仮想記憶受面が広
大な場合、変換表に資する主記憶各賞は、従来の来アド
レス対応の変侯方式とほぼ同じ相変に小さくすることが
でき、ｔｙｔ、変換の平均時間は、従米の仮想アドレス
対応のｆ侯方式に近くすることができ、内方式の長ｆ９
Ｔヶ生かした方式が夾１１１） 境できるという効果が得られる。
大な場合、変換表に資する主記憶各賞は、従来の来アド
レス対応の変侯方式とほぼ同じ相変に小さくすることが
でき、ｔｙｔ、変換の平均時間は、従米の仮想アドレス
対応のｆ侯方式に近くすることができ、内方式の長ｆ９
Ｔヶ生かした方式が夾１１１） 境できるという効果が得られる。
＠１図は従来の仮想アドレス変換表の構成図、第２図は
仮想アドレス変換表使用いる仮想アドレス変換方式の流
れ図、第３図は従来の実アドレス変換表の構成図、第４
図は実アドレス変換表を用いる仮想アドレス変換万式の
流れ図、第５図は本発明の一失施？ｌｌケ示す仮想アド
レス／＆侠装置の購Ｊ戊図である。 ４０・・・仮想アドレス・レジスタ、４１・・・バイト
・レジスタ、４２・・・実アドレス・レジスタ、４３・
・・比較器、４４・・・セレクタ、４５・・・仮想アド
レス変換回路、４６・・・央アドレス変換回路、５０・
・・主記憶ユニット、５１・・・仮想アドレス変換表、
５２・・・（１２） 特開昭ＧＯ−１５７６４７（５） 第 ３ 日
仮想アドレス変換表使用いる仮想アドレス変換方式の流
れ図、第３図は従来の実アドレス変換表の構成図、第４
図は実アドレス変換表を用いる仮想アドレス変換万式の
流れ図、第５図は本発明の一失施？ｌｌケ示す仮想アド
レス／＆侠装置の購Ｊ戊図である。 ４０・・・仮想アドレス・レジスタ、４１・・・バイト
・レジスタ、４２・・・実アドレス・レジスタ、４３・
・・比較器、４４・・・セレクタ、４５・・・仮想アド
レス変換回路、４６・・・央アドレス変換回路、５０・
・・主記憶ユニット、５１・・・仮想アドレス変換表、
５２・・・（１２） 特開昭ＧＯ−１５７６４７（５） 第 ３ 日
Claims (1)
- 【特許請求の範囲】 １、仮想記憶方式を採るＩｆｔ算磯において、仮想アド
レス対応の項目からなる変換表を用いる第１の変換手段
と、芙アドレス対応の項目からなるｆ候表を出いる第２
の変換手段と、仮想アドレス仝闇の狽域に応じて該第ｌ
の変換手段と該第２の変換手段のいずれかケ選択する選
択手段ケ設けて、仮想アドレスから実アドレスへの変換
を行うことｒ％徴とする仮想アドレス変換装置。 ２、上記選択手段は、上記仮想アドレス全問の領域を判
定するための仮想アドレス変換付ｆる手段と、該＋３Ｖ
、行手段の８谷と変換対象の仮想アドレスを比軟する比
軟手段と會有すること全特徴とする持肝Ｍ求の軛門第１
項記載の仮想アドレスｆ俟装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011916A JPS60157647A (ja) | 1984-01-27 | 1984-01-27 | 仮想アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59011916A JPS60157647A (ja) | 1984-01-27 | 1984-01-27 | 仮想アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60157647A true JPS60157647A (ja) | 1985-08-17 |
Family
ID=11791021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59011916A Pending JPS60157647A (ja) | 1984-01-27 | 1984-01-27 | 仮想アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60157647A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240653A (ja) * | 1987-03-09 | 1988-10-06 | アメリカン テレフォン アンド テレグラフ カムパニー | 記憶装置管理ユニットと仮想一実アドレス間の翻訳方法 |
| EP0434017A2 (en) * | 1989-12-19 | 1991-06-26 | Nec Corporation | Arrangement for translating logical page addresses to corresponding real ones in data processing system |
-
1984
- 1984-01-27 JP JP59011916A patent/JPS60157647A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240653A (ja) * | 1987-03-09 | 1988-10-06 | アメリカン テレフォン アンド テレグラフ カムパニー | 記憶装置管理ユニットと仮想一実アドレス間の翻訳方法 |
| EP0434017A2 (en) * | 1989-12-19 | 1991-06-26 | Nec Corporation | Arrangement for translating logical page addresses to corresponding real ones in data processing system |
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