JPS628231A - 論理型デ−タ処理装置 - Google Patents
論理型デ−タ処理装置Info
- Publication number
- JPS628231A JPS628231A JP14583185A JP14583185A JPS628231A JP S628231 A JPS628231 A JP S628231A JP 14583185 A JP14583185 A JP 14583185A JP 14583185 A JP14583185 A JP 14583185A JP S628231 A JPS628231 A JP S628231A
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- JP
- Japan
- Prior art keywords
- tag
- data
- register
- extension
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、プロローグのような述語論理型言語の実行に
適したデータ処理装置に係り、特に実行に際してデータ
の属性を識別するためにそのデータに付加されているタ
グ部を処理するのに好適とされた論理型データ処理装置
に関するものである。
適したデータ処理装置に係り、特に実行に際してデータ
の属性を識別するためにそのデータに付加されているタ
グ部を処理するのに好適とされた論理型データ処理装置
に関するものである。
フォートラン(FORTRAN)に代表される手続きを
主体とする言語系ではプロシジャとデータが分離してい
るが、プロローグ(prolog )のような論理型言
語ではデータの評価によって処理が行なわれる。このた
め、このような論理型言語を効率よく実行するためKは
、全てのデータについてそのデータの属性(例えば、変
数、定数、構造体など)を表示するためのフィールド、
即ちタグ(Tag)部が付加されるものとなっている。
主体とする言語系ではプロシジャとデータが分離してい
るが、プロローグ(prolog )のような論理型言
語ではデータの評価によって処理が行なわれる。このた
め、このような論理型言語を効率よく実行するためKは
、全てのデータについてそのデータの属性(例えば、変
数、定数、構造体など)を表示するためのフィールド、
即ちタグ(Tag)部が付加されるものとなっている。
タグ部にデータの属性を集中させることによって、言語
処理系はタグ部のみを評価することKよって処理を行な
うことが可能になり、これにより論理型言語の処理効率
を向上させ得るものである。
処理系はタグ部のみを評価することKよって処理を行な
うことが可能になり、これにより論理型言語の処理効率
を向上させ得るものである。
ところで、タグ部の評価についてはこれまでに、例えば
新世代コンピュータ技術開発機構(略称IC0T)から
1984年に発表されたマシンVについてのグロシーデ
イングオプザ ロジックプログラミングカ77アラyx
’ 84 (Proceedingsof THE
LOGICPROGRAMMING C0NFE−R,
ENCE ” 84 )における論文「パーソナル逐次
型推論マシンPSIのハードウェア設計」では、メモI
J リードデータバッファ(DR)内のデータのタグを
用い判定する構成罠なっている。しかし、このような構
成では、メモリをリードするとメモリリードバッファ内
の内容が更新されてしまうため、判定したいタグを保持
するためにはワークファイルにデータレジスタの内容を
転送し、必要時に再びワークファイルからデータレジス
タに読み出すといった操作が必要となり、複数のタグの
判定を必要とする場合などに処理時間が長くなるばかシ
か、タグのビット長が6ビツトといった具合に固定され
ていることから、タグの拡張が行ない得ないという不具
合がある。
新世代コンピュータ技術開発機構(略称IC0T)から
1984年に発表されたマシンVについてのグロシーデ
イングオプザ ロジックプログラミングカ77アラyx
’ 84 (Proceedingsof THE
LOGICPROGRAMMING C0NFE−R,
ENCE ” 84 )における論文「パーソナル逐次
型推論マシンPSIのハードウェア設計」では、メモI
J リードデータバッファ(DR)内のデータのタグを
用い判定する構成罠なっている。しかし、このような構
成では、メモリをリードするとメモリリードバッファ内
の内容が更新されてしまうため、判定したいタグを保持
するためにはワークファイルにデータレジスタの内容を
転送し、必要時に再びワークファイルからデータレジス
タに読み出すといった操作が必要となり、複数のタグの
判定を必要とする場合などに処理時間が長くなるばかシ
か、タグのビット長が6ビツトといった具合に固定され
ていることから、タグの拡張が行ない得ないという不具
合がある。
本発明の目的は、複数のタグの判定処理が高速に行なわ
れ、しかもタグの拡張が容易とされた論理型データ処理
装置を供するにある。
れ、しかもタグの拡張が容易とされた論理型データ処理
装置を供するにある。
この目的のため本発明は、メモリよりのデータに拡張子
が付加されている場合はこれを除去した状態で、タグ部
をレジスタに退避格納するようにしたものである。
が付加されている場合はこれを除去した状態で、タグ部
をレジスタに退避格納するようにしたものである。
以下、本発明を第1図から第7図により説明する。
先ず本発明によるデータ処理装置の全体の構成について
説明する。第1図はそのデータ処理装置の一例でのハー
ドウェア構成を示したものである。
説明する。第1図はそのデータ処理装置の一例でのハー
ドウェア構成を示したものである。
これKよるとデータ処理装置はメモリ(MEMORY)
101、ライトデータレジスタ(WDR)102゜メモ
リアドレスレジスタ(MAR)103、リードデータレ
ジスタ(RDR)104、拡張子除去部(EXPOUT
)109、タグ部格納レジスタ(TAGl’LA、TA
GRB)111.112、タグマルチウェイジャンプエ
ンコーダ(TAG MJ ENC−ODER)113.
−tイlロプ口ダラムコントローラ(MPC)116演
算器・レジスタファイル(RALU)107、バス(B
US)105を主な要素として構成されるものとなって
いる。なお、エンコーダ113はタグによるマルチウェ
イジャンプを行なう際でのジャンプアドレスを決定する
ためのものである。
101、ライトデータレジスタ(WDR)102゜メモ
リアドレスレジスタ(MAR)103、リードデータレ
ジスタ(RDR)104、拡張子除去部(EXPOUT
)109、タグ部格納レジスタ(TAGl’LA、TA
GRB)111.112、タグマルチウェイジャンプエ
ンコーダ(TAG MJ ENC−ODER)113.
−tイlロプ口ダラムコントローラ(MPC)116演
算器・レジスタファイル(RALU)107、バス(B
US)105を主な要素として構成されるものとなって
いる。なお、エンコーダ113はタグによるマルチウェ
イジャンプを行なう際でのジャンプアドレスを決定する
ためのものである。
第2図はマイクロプログラムコントローラ116の一例
での内部構成を示したものである。マイクロプログラム
コントローラ116t;j:マイクロプログラムを格納
するメモリ(WO2)124、メモリ124よシ読み出
されたマイクロ命令を一時記憶するマイクロ命令レジス
タ(MIR)125゜次に読み出すべきマイクロ命令の
アドレスを選択するセレクタ(SEL)122、セレク
タ122の出力123をインクリメントするインクリメ
ンタ(INC)121を主な要素として構成されるよう
罠なっている。この場合予めメモリ124に格納されて
いるマイクロ命令はメモリ124より読み出されたうえ
マイクロ命令レジスタ125にセットされレジスタやバ
ス等の制御を行なうが、次に読み出すべきメモリ124
のアドレスはそのときにマイクロ命令レジスタ125に
格納されているマイクロ命令による信号127によ)セ
レクタ122を制御することによって選択される。
での内部構成を示したものである。マイクロプログラム
コントローラ116t;j:マイクロプログラムを格納
するメモリ(WO2)124、メモリ124よシ読み出
されたマイクロ命令を一時記憶するマイクロ命令レジス
タ(MIR)125゜次に読み出すべきマイクロ命令の
アドレスを選択するセレクタ(SEL)122、セレク
タ122の出力123をインクリメントするインクリメ
ンタ(INC)121を主な要素として構成されるよう
罠なっている。この場合予めメモリ124に格納されて
いるマイクロ命令はメモリ124より読み出されたうえ
マイクロ命令レジスタ125にセットされレジスタやバ
ス等の制御を行なうが、次に読み出すべきメモリ124
のアドレスはそのときにマイクロ命令レジスタ125に
格納されているマイクロ命令による信号127によ)セ
レクタ122を制御することによって選択される。
第3図(A)〜(C)はこのよ、うにしてセレクトされ
るアドレスのタイプをそれぞれ示したものである。この
うち第3図(A) K示すものはマイクロ命令に含まれ
ている分岐アドレス126を次のメモリ124の読出し
アドレスとする直接指定であり、また、第3図(B)に
示すものは現在のメモリ124の読出しアドレスをイン
クリメンタ121によりインクリメントして次のメモリ
124の読出しアドレスとするアドレスインクリメント
による指定である。更°に第3図(C) Ic示すもの
は分岐アドレス126の一部119と外部(エンコーダ
113)からのジャンプアドレス114との合成に係る
アドレス120を読出しアドレスとするものである。
るアドレスのタイプをそれぞれ示したものである。この
うち第3図(A) K示すものはマイクロ命令に含まれ
ている分岐アドレス126を次のメモリ124の読出し
アドレスとする直接指定であり、また、第3図(B)に
示すものは現在のメモリ124の読出しアドレスをイン
クリメンタ121によりインクリメントして次のメモリ
124の読出しアドレスとするアドレスインクリメント
による指定である。更°に第3図(C) Ic示すもの
は分岐アドレス126の一部119と外部(エンコーダ
113)からのジャンプアドレス114との合成に係る
アドレス120を読出しアドレスとするものである。
本発明に係るタグによる条件分岐は第3図(C)に示す
アドレス形式によりメモリ124の読出しアドレスを更
新するものである。タグと判定しそのタグの内容に応じ
て対応する処理へマイクロプログラムが分岐する様子を
第4図に示す。
アドレス形式によりメモリ124の読出しアドレスを更
新するものである。タグと判定しそのタグの内容に応じ
て対応する処理へマイクロプログラムが分岐する様子を
第4図に示す。
第4図より判るように第3図(C)に示すアドレス形式
を作成するモードを持つマイクロ命令129によって、
タグの判定結果がジャンプアドレス114として現われ
、このジャンプアドレス114を含むアドレスによりメ
モリ124が次にアクセスされることによって処理13
0〜132のうちタグの判定結果に応じたものが実行さ
れるものである。よシ詳細に説明すれば、マイクロ命令
129がメモリ124から読み出されマイクロ命令レジ
スタ125にセットされると、マイクロ命令レジスタ1
25からの信号127によシセレクタ122が制御され
ることによって、アドレス120がセレクタ122より
選択的に出力されることになる。
を作成するモードを持つマイクロ命令129によって、
タグの判定結果がジャンプアドレス114として現われ
、このジャンプアドレス114を含むアドレスによりメ
モリ124が次にアクセスされることによって処理13
0〜132のうちタグの判定結果に応じたものが実行さ
れるものである。よシ詳細に説明すれば、マイクロ命令
129がメモリ124から読み出されマイクロ命令レジ
スタ125にセットされると、マイクロ命令レジスタ1
25からの信号127によシセレクタ122が制御され
ることによって、アドレス120がセレクタ122より
選択的に出力されることになる。
マイクロ命令129が実行され左後の次のマシンサイク
ルではセレクタ122によりセレクトされたアドレス1
20におけるジャンプアドレス114の値により処理1
〜処理8のうち何れか忙多分岐が行なわれるものである
。
ルではセレクタ122によりセレクトされたアドレス1
20におけるジャンプアドレス114の値により処理1
〜処理8のうち何れか忙多分岐が行なわれるものである
。
次に拡張子除去部、タグ部格納レジスタについて説明す
れば、第5図は本発明に係るデータの一例でのフォーマ
ットを示したものである。データ長は32ビツトであり
、第5図(A)に示す通常タグにおいては上位4ビツト
がタグ部133とされ、残シはデータ部134となって
いる。但し、タグ部133においてはパターン”111
1”は第5図(B)に示すように拡張タグの拡張子とし
て用いられることから、通常タグにおいては使用されな
いようになっている。拡張子タグは上位4ビツトにおけ
るパターン@1111”135を拡張子として用い、こ
れに続く4ビツトがタグ部136として用いられる。ピ
ット長の長いデータ忙は通常タグを、ビット長の短いデ
ータには拡張タグを用いることによりタグの拡張が行な
えるものである。
れば、第5図は本発明に係るデータの一例でのフォーマ
ットを示したものである。データ長は32ビツトであり
、第5図(A)に示す通常タグにおいては上位4ビツト
がタグ部133とされ、残シはデータ部134となって
いる。但し、タグ部133においてはパターン”111
1”は第5図(B)に示すように拡張タグの拡張子とし
て用いられることから、通常タグにおいては使用されな
いようになっている。拡張子タグは上位4ビツトにおけ
るパターン@1111”135を拡張子として用い、こ
れに続く4ビツトがタグ部136として用いられる。ピ
ット長の長いデータ忙は通常タグを、ビット長の短いデ
ータには拡張タグを用いることによりタグの拡張が行な
えるものである。
第6図は拡張子除去部の構成を示したものである。バス
105上における上位8ビット信号108をその入力と
して、このうちの上位4ビット信号138のパターンが
どのようであるかがアントゲ−4140によりチェック
されるようになっている。アンドゲート140の出力1
42によりセレクタ(SEL)141を制御するようK
すれば。
105上における上位8ビット信号108をその入力と
して、このうちの上位4ビット信号138のパターンが
どのようであるかがアントゲ−4140によりチェック
されるようになっている。アンドゲート140の出力1
42によりセレクタ(SEL)141を制御するようK
すれば。
上位4ピット信号138のパターンが”1111”であ
る場合にはセレクタ141からは上位8ビット信号10
8のうちの下位4ビット信号139が。
る場合にはセレクタ141からは上位8ビット信号10
8のうちの下位4ビット信号139が。
また、そのパターンが@1111“でなければ上位8ビ
ット信号108のうちの上位4ビット信号138がそれ
ぞれ選択出力されるものである。即ち、セレクタ141
の出力が拡張子除去部109の出力110として得られ
るわけである。
ット信号108のうちの上位4ビット信号138がそれ
ぞれ選択出力されるものである。即ち、セレクタ141
の出力が拡張子除去部109の出力110として得られ
るわけである。
第1図に示すように拡張子除去部109の出力110は
タグ部格納レジスタ111,112に格納されるが、そ
のうちの何れに格納されるかはマイクロプログラムコン
トローラ116内におけるマイクロ命令レジスタ125
からの信号117゜118によってマシンサイクル毎に
任意に指定し得るようになっている。
タグ部格納レジスタ111,112に格納されるが、そ
のうちの何れに格納されるかはマイクロプログラムコン
トローラ116内におけるマイクロ命令レジスタ125
からの信号117゜118によってマシンサイクル毎に
任意に指定し得るようになっている。
第7図はエンコーダの構成を示したものである。
これはタグ部格納レジスタ111,112の出力143
.144およびマイクロ命令レジスタ125からの信号
115をアドレス145とするメモリであり、ジャンプ
テーブル(JUMP TABLE )146として構成
される。ジャンプテーブル146忙は予め分岐アドレス
がデータとして格納されているわけである。
.144およびマイクロ命令レジスタ125からの信号
115をアドレス145とするメモリであり、ジャンプ
テーブル(JUMP TABLE )146として構成
される。ジャンプテーブル146忙は予め分岐アドレス
がデータとして格納されているわけである。
さて、ここでタグによる分岐の実行シーケンスを全体的
に説明すれば、タグによる分岐は3マシンサイクルで行
なわれる。第1のマシンサイクル忙おいてはパス105
上でのデータの上位8ビット信号108が拡張子除去部
109に入力され、拡張子除去部109ではその上位8
ビット信号108より拡張子を取り除くことによってタ
グ部が取り出されるようになっている。拡張子除去部1
09の出力110はマイクロプログラムコントローラ1
16におけるマイクロ命令レジスタ125からの信号1
17によシタグ部格納レジスタ111に格納されるとこ
ろとなるものである。第2のマシンサイクルにおいても
同様にバス105上でのデータのタグ部がマイクロ命令
レジスタ125からの信号118によりタグ部格納レジ
スタ112に格納されるものである。第3のマシンサイ
クルではタグ部格納レジスタ111,112の出力14
3.144とマイクロ命令レジスタ125からの信号1
15にもとづきエンコーダ113においてジャンプ(分
岐)アドレス114が作成される。このアドレス114
はマイクロ命令レジスタ125からの分岐アドレス12
6の一部119と合成されアドレス120とされるが、
これがマイクロ命令レジスタ125からの信号127に
よりセレクタ122より選択出力されることによって。
に説明すれば、タグによる分岐は3マシンサイクルで行
なわれる。第1のマシンサイクル忙おいてはパス105
上でのデータの上位8ビット信号108が拡張子除去部
109に入力され、拡張子除去部109ではその上位8
ビット信号108より拡張子を取り除くことによってタ
グ部が取り出されるようになっている。拡張子除去部1
09の出力110はマイクロプログラムコントローラ1
16におけるマイクロ命令レジスタ125からの信号1
17によシタグ部格納レジスタ111に格納されるとこ
ろとなるものである。第2のマシンサイクルにおいても
同様にバス105上でのデータのタグ部がマイクロ命令
レジスタ125からの信号118によりタグ部格納レジ
スタ112に格納されるものである。第3のマシンサイ
クルではタグ部格納レジスタ111,112の出力14
3.144とマイクロ命令レジスタ125からの信号1
15にもとづきエンコーダ113においてジャンプ(分
岐)アドレス114が作成される。このアドレス114
はマイクロ命令レジスタ125からの分岐アドレス12
6の一部119と合成されアドレス120とされるが、
これがマイクロ命令レジスタ125からの信号127に
よりセレクタ122より選択出力されることによって。
メモリ124の次の読出しアドレスとなるものである。
このアドレス対応の内容がメモリ124よシ読み出され
マイクロ命令レジスタ125にセットされることによっ
て分岐は終了するが、次のマシンサイクルからは分岐先
の処理が実行されることになるものである。このように
タグの拡張が容易に行ない得、また、データバス上に複
数のタグ部格納用レジスタを有するためメモリ(101
)のリードと無関係に任意のマシンサイクルでタグによ
る分岐が可能となる。
マイクロ命令レジスタ125にセットされることによっ
て分岐は終了するが、次のマシンサイクルからは分岐先
の処理が実行されることになるものである。このように
タグの拡張が容易に行ない得、また、データバス上に複
数のタグ部格納用レジスタを有するためメモリ(101
)のリードと無関係に任意のマシンサイクルでタグによ
る分岐が可能となる。
以上説明したように本発明による場合は、データバス上
にあるタグ部格納レジスタにデータのタグ部を格納する
ことによって、必要な時にそのタグの判定が行ない得る
。したがって、タグ保持のためにワークファイルに一部
データを転送し、必要なときにリードするといったオー
バーヘッドは解消されることになる。また、タグの拡張
も容易に行なえるといった効果も併せて得られることに
なる。
にあるタグ部格納レジスタにデータのタグ部を格納する
ことによって、必要な時にそのタグの判定が行ない得る
。したがって、タグ保持のためにワークファイルに一部
データを転送し、必要なときにリードするといったオー
バーヘッドは解消されることになる。また、タグの拡張
も容易に行なえるといった効果も併せて得られることに
なる。
第1図は、本発明によるデータ処理装置の一例での全体
構成を示す図、第2図は、その構成におけるマイクロプ
ログラムコントローラの一例での構成を示す図、第3図
(A)〜(C)は、そのマイクロプログラムコントロー
ラにおけるメモリに対するアドレスの各種形式を示す図
、第4図は、タグ判定結果に応じた処理へマイクロプロ
グラムが分岐する場合を説明するための図、第5図(A
) 、 (B)は、それぞれ本発明忙係るデータの一例
でのフォーマットを示す図、第6図、第7図は、それぞ
れ第1図における拡張子除去部、タグマルチウェイジャ
ンプエンコーダの構成を示す図である。 101・・・メモリ、104・・・リードデータレジス
タ、105・・・バス、109・・・拡張子除去部、1
11゜112・・・タグ部格納レジスタ、113・・・
タグマルチウェイジャンプエンコーダ%116・・・マ
イクロプログラムコントローラ。
構成を示す図、第2図は、その構成におけるマイクロプ
ログラムコントローラの一例での構成を示す図、第3図
(A)〜(C)は、そのマイクロプログラムコントロー
ラにおけるメモリに対するアドレスの各種形式を示す図
、第4図は、タグ判定結果に応じた処理へマイクロプロ
グラムが分岐する場合を説明するための図、第5図(A
) 、 (B)は、それぞれ本発明忙係るデータの一例
でのフォーマットを示す図、第6図、第7図は、それぞ
れ第1図における拡張子除去部、タグマルチウェイジャ
ンプエンコーダの構成を示す図である。 101・・・メモリ、104・・・リードデータレジス
タ、105・・・バス、109・・・拡張子除去部、1
11゜112・・・タグ部格納レジスタ、113・・・
タグマルチウェイジャンプエンコーダ%116・・・マ
イクロプログラムコントローラ。
Claims (1)
- 1、基本語長がn(定数)ビットで、一語がk(n>k
)ビットのデータ属性を表すタグ部と(n−k)ビット
のデータ部からなるデータ形式を有し、該タグを評価す
るユニットおよびタグの評価結果により多分岐を行なう
マイクロプログラムコントローラを具備して成る論理型
データ処理装置であつて、タグを評価するユニットは、
データバス上のデータよりタグ部を拡張子を除去した形
で抽出する拡張子除去部と、該除去部からのタグ部がマ
イクロプログラムコントローラによる制御下に格納され
る複数のタグ部格納レジスタと、該レジスタの出力およ
びマイクロプログラムコントローラからの信号にもとづ
きタグマルチウェイジャンプアドレスを生成し該コント
ローラに与えるタグマルチウェイジャンプエンコーダと
から成る構成を特徴とする論理型データ処理装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14583185A JPH0619713B2 (ja) | 1985-07-04 | 1985-07-04 | 論理型デ−タ処理装置 |
US06/881,407 US4896258A (en) | 1985-07-04 | 1986-07-02 | Data processor provided with instructions which refer to both tagged and tagless data |
EP86109096A EP0207519B1 (en) | 1985-07-04 | 1986-07-03 | Data processor |
EP19930103937 EP0552816A3 (en) | 1985-07-04 | 1986-07-03 | Processor to process tagged and untagged data |
DE86109096T DE3689389T2 (de) | 1985-07-04 | 1986-07-03 | Datenverarbeitungsprozessor. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14583185A JPH0619713B2 (ja) | 1985-07-04 | 1985-07-04 | 論理型デ−タ処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS628231A true JPS628231A (ja) | 1987-01-16 |
JPH0619713B2 JPH0619713B2 (ja) | 1994-03-16 |
Family
ID=15394120
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14583185A Expired - Lifetime JPH0619713B2 (ja) | 1985-07-04 | 1985-07-04 | 論理型デ−タ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0619713B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63195739A (ja) * | 1987-02-09 | 1988-08-12 | Nec Corp | ユニフイケ−シヨン処理装置 |
JPS6488743A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Data unifying device |
-
1985
- 1985-07-04 JP JP14583185A patent/JPH0619713B2/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63195739A (ja) * | 1987-02-09 | 1988-08-12 | Nec Corp | ユニフイケ−シヨン処理装置 |
JPS6488743A (en) * | 1987-09-30 | 1989-04-03 | Toshiba Corp | Data unifying device |
Also Published As
Publication number | Publication date |
---|---|
JPH0619713B2 (ja) | 1994-03-16 |
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