JPS628231A - 論理型デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、プロローグのような述語論理型言語の実行に
適したデータ処理装置に係り、特に実行に際してデータ
の属性を識別するためにそのデータに付加されているタ
グ部を処理するのに好適とされた論理型データ処理装置
に関するものである。

〔発明の背景〕

フォートラン（ＦＯＲＴＲＡＮ）に代表される手続きを
主体とする言語系ではプロシジャとデータが分離してい
るが、プロローグ（ｐｒｏｌｏｇ　）のような論理型言
語ではデータの評価によって処理が行なわれる。このた
め、このような論理型言語を効率よく実行するためＫは
、全てのデータについてそのデータの属性（例えば、変
数、定数、構造体など）を表示するためのフィールド、
即ちタグ（Ｔａｇ）部が付加されるものとなっている。

タグ部にデータの属性を集中させることによって、言語
処理系はタグ部のみを評価することＫよって処理を行な
うことが可能になり、これにより論理型言語の処理効率
を向上させ得るものである。

ところで、タグ部の評価についてはこれまでに、例えば
新世代コンピュータ技術開発機構（略称ＩＣ０Ｔ）から
１９８４年に発表されたマシンＶについてのグロシーデ
イングオプザ　ロジックプログラミングカ７７アラｙｘ
　’　８４　（Ｐｒｏｃｅｅｄｉｎｇｓｏｆ　ＴＨＥ　
ＬＯＧＩＣＰＲＯＧＲＡＭＭＩＮＧ　Ｃ０ＮＦＥ−Ｒ，
ＥＮＣＥ　”　８４　）における論文「パーソナル逐次
型推論マシンＰＳＩのハードウェア設計」では、メモＩ
Ｊ　リードデータバッファ（ＤＲ）内のデータのタグを
用い判定する構成罠なっている。しかし、このような構
成では、メモリをリードするとメモリリードバッファ内
の内容が更新されてしまうため、判定したいタグを保持
するためにはワークファイルにデータレジスタの内容を
転送し、必要時に再びワークファイルからデータレジス
タに読み出すといった操作が必要となり、複数のタグの
判定を必要とする場合などに処理時間が長くなるばかシ
か、タグのビット長が６ビツトといった具合に固定され
ていることから、タグの拡張が行ない得ないという不具
合がある。

〔発明の目的〕

本発明の目的は、複数のタグの判定処理が高速に行なわ
れ、しかもタグの拡張が容易とされた論理型データ処理
装置を供するにある。

〔発明の概要〕

この目的のため本発明は、メモリよりのデータに拡張子
が付加されている場合はこれを除去した状態で、タグ部
をレジスタに退避格納するようにしたものである。

〔発明の実施例〕

以下、本発明を第１図から第７図により説明する。

先ず本発明によるデータ処理装置の全体の構成について
説明する。第１図はそのデータ処理装置の一例でのハー
ドウェア構成を示したものである。

これＫよるとデータ処理装置はメモリ（ＭＥＭＯＲＹ）
１０１、ライトデータレジスタ（ＷＤＲ）１０２゜メモ
リアドレスレジスタ（ＭＡＲ）１０３、リードデータレ
ジスタ（ＲＤＲ）１０４、拡張子除去部（ＥＸＰＯＵＴ
）１０９、タグ部格納レジスタ（ＴＡＧｌ’ＬＡ、ＴＡ
ＧＲＢ）１１１．１１２、タグマルチウェイジャンプエ
ンコーダ（ＴＡＧ　ＭＪ　ＥＮＣ−ＯＤＥＲ）１１３．
−ｔイｌロプ口ダラムコントローラ（ＭＰＣ）１１６演
算器・レジスタファイル（ＲＡＬＵ）１０７、バス（Ｂ
ＵＳ）１０５を主な要素として構成されるものとなって
いる。なお、エンコーダ１１３はタグによるマルチウェ
イジャンプを行なう際でのジャンプアドレスを決定する
ためのものである。

第２図はマイクロプログラムコントローラ１１６の一例
での内部構成を示したものである。マイクロプログラム
コントローラ１１６ｔ；ｊ：マイクロプログラムを格納
するメモリ（ＷＯ２）１２４、メモリ１２４よシ読み出
されたマイクロ命令を一時記憶するマイクロ命令レジス
タ（ＭＩＲ）１２５゜次に読み出すべきマイクロ命令の
アドレスを選択するセレクタ（ＳＥＬ）１２２、セレク
タ１２２の出力１２３をインクリメントするインクリメ
ンタ（ＩＮＣ）１２１を主な要素として構成されるよう
罠なっている。この場合予めメモリ１２４に格納されて
いるマイクロ命令はメモリ１２４より読み出されたうえ
マイクロ命令レジスタ１２５にセットされレジスタやバ
ス等の制御を行なうが、次に読み出すべきメモリ１２４
のアドレスはそのときにマイクロ命令レジスタ１２５に
格納されているマイクロ命令による信号１２７によ）セ
レクタ１２２を制御することによって選択される。

第３図（Ａ）〜（Ｃ）はこのよ、うにしてセレクトされ
るアドレスのタイプをそれぞれ示したものである。この
うち第３図（Ａ）　Ｋ示すものはマイクロ命令に含まれ
ている分岐アドレス１２６を次のメモリ１２４の読出し
アドレスとする直接指定であり、また、第３図（Ｂ）に
示すものは現在のメモリ１２４の読出しアドレスをイン
クリメンタ１２１によりインクリメントして次のメモリ
１２４の読出しアドレスとするアドレスインクリメント
による指定である。更°に第３図（Ｃ）　Ｉｃ示すもの
は分岐アドレス１２６の一部１１９と外部（エンコーダ
１１３）からのジャンプアドレス１１４との合成に係る
アドレス１２０を読出しアドレスとするものである。

本発明に係るタグによる条件分岐は第３図（Ｃ）に示す
アドレス形式によりメモリ１２４の読出しアドレスを更
新するものである。タグと判定しそのタグの内容に応じ
て対応する処理へマイクロプログラムが分岐する様子を
第４図に示す。

第４図より判るように第３図（Ｃ）に示すアドレス形式
を作成するモードを持つマイクロ命令１２９によって、
タグの判定結果がジャンプアドレス１１４として現われ
、このジャンプアドレス１１４を含むアドレスによりメ
モリ１２４が次にアクセスされることによって処理１３
０〜１３２のうちタグの判定結果に応じたものが実行さ
れるものである。よシ詳細に説明すれば、マイクロ命令
１２９がメモリ１２４から読み出されマイクロ命令レジ
スタ１２５にセットされると、マイクロ命令レジスタ１
２５からの信号１２７によシセレクタ１２２が制御され
ることによって、アドレス１２０がセレクタ１２２より
選択的に出力されることになる。

マイクロ命令１２９が実行され左後の次のマシンサイク
ルではセレクタ１２２によりセレクトされたアドレス１
２０におけるジャンプアドレス１１４の値により処理１
〜処理８のうち何れか忙多分岐が行なわれるものである
。

次に拡張子除去部、タグ部格納レジスタについて説明す
れば、第５図は本発明に係るデータの一例でのフォーマ
ットを示したものである。データ長は３２ビツトであり
、第５図（Ａ）に示す通常タグにおいては上位４ビツト
がタグ部１３３とされ、残シはデータ部１３４となって
いる。但し、タグ部１３３においてはパターン”１１１
１”は第５図（Ｂ）に示すように拡張タグの拡張子とし
て用いられることから、通常タグにおいては使用されな
いようになっている。拡張子タグは上位４ビツトにおけ
るパターン＠１１１１”１３５を拡張子として用い、こ
れに続く４ビツトがタグ部１３６として用いられる。ピ
ット長の長いデータ忙は通常タグを、ビット長の短いデ
ータには拡張タグを用いることによりタグの拡張が行な
えるものである。

第６図は拡張子除去部の構成を示したものである。バス
１０５上における上位８ビット信号１０８をその入力と
して、このうちの上位４ビット信号１３８のパターンが
どのようであるかがアントゲ−４１４０によりチェック
されるようになっている。アンドゲート１４０の出力１
４２によりセレクタ（ＳＥＬ）１４１を制御するようＫ
すれば。

上位４ピット信号１３８のパターンが”１１１１”であ
る場合にはセレクタ１４１からは上位８ビット信号１０
８のうちの下位４ビット信号１３９が。

また、そのパターンが＠１１１１“でなければ上位８ビ
ット信号１０８のうちの上位４ビット信号１３８がそれ
ぞれ選択出力されるものである。即ち、セレクタ１４１
の出力が拡張子除去部１０９の出力１１０として得られ
るわけである。

第１図に示すように拡張子除去部１０９の出力１１０は
タグ部格納レジスタ１１１，１１２に格納されるが、そ
のうちの何れに格納されるかはマイクロプログラムコン
トローラ１１６内におけるマイクロ命令レジスタ１２５
からの信号１１７゜１１８によってマシンサイクル毎に
任意に指定し得るようになっている。

第７図はエンコーダの構成を示したものである。

これはタグ部格納レジスタ１１１，１１２の出力１４３
．１４４およびマイクロ命令レジスタ１２５からの信号
１１５をアドレス１４５とするメモリであり、ジャンプ
テーブル（ＪＵＭＰ　ＴＡＢＬＥ　）１４６として構成
される。ジャンプテーブル１４６忙は予め分岐アドレス
がデータとして格納されているわけである。

さて、ここでタグによる分岐の実行シーケンスを全体的
に説明すれば、タグによる分岐は３マシンサイクルで行
なわれる。第１のマシンサイクル忙おいてはパス１０５
上でのデータの上位８ビット信号１０８が拡張子除去部
１０９に入力され、拡張子除去部１０９ではその上位８
ビット信号１０８より拡張子を取り除くことによってタ
グ部が取り出されるようになっている。拡張子除去部１
０９の出力１１０はマイクロプログラムコントローラ１
１６におけるマイクロ命令レジスタ１２５からの信号１
１７によシタグ部格納レジスタ１１１に格納されるとこ
ろとなるものである。第２のマシンサイクルにおいても
同様にバス１０５上でのデータのタグ部がマイクロ命令
レジスタ１２５からの信号１１８によりタグ部格納レジ
スタ１１２に格納されるものである。第３のマシンサイ
クルではタグ部格納レジスタ１１１，１１２の出力１４
３．１４４とマイクロ命令レジスタ１２５からの信号１
１５にもとづきエンコーダ１１３においてジャンプ（分
岐）アドレス１１４が作成される。このアドレス１１４
はマイクロ命令レジスタ１２５からの分岐アドレス１２
６の一部１１９と合成されアドレス１２０とされるが、
これがマイクロ命令レジスタ１２５からの信号１２７に
よりセレクタ１２２より選択出力されることによって。

メモリ１２４の次の読出しアドレスとなるものである。

このアドレス対応の内容がメモリ１２４よシ読み出され
マイクロ命令レジスタ１２５にセットされることによっ
て分岐は終了するが、次のマシンサイクルからは分岐先
の処理が実行されることになるものである。このように
タグの拡張が容易に行ない得、また、データバス上に複
数のタグ部格納用レジスタを有するためメモリ（１０１
）のリードと無関係に任意のマシンサイクルでタグによ
る分岐が可能となる。

〔発明の効果〕

以上説明したように本発明による場合は、データバス上
にあるタグ部格納レジスタにデータのタグ部を格納する
ことによって、必要な時にそのタグの判定が行ない得る
。したがって、タグ保持のためにワークファイルに一部
データを転送し、必要なときにリードするといったオー
バーヘッドは解消されることになる。また、タグの拡張
も容易に行なえるといった効果も併せて得られることに
なる。

【図面の簡単な説明】

第１図は、本発明によるデータ処理装置の一例での全体
構成を示す図、第２図は、その構成におけるマイクロプ
ログラムコントローラの一例での構成を示す図、第３図
（Ａ）〜（Ｃ）は、そのマイクロプログラムコントロー
ラにおけるメモリに対するアドレスの各種形式を示す図
、第４図は、タグ判定結果に応じた処理へマイクロプロ
グラムが分岐する場合を説明するための図、第５図（Ａ
）　、　（Ｂ）は、それぞれ本発明忙係るデータの一例
でのフォーマットを示す図、第６図、第７図は、それぞ
れ第１図における拡張子除去部、タグマルチウェイジャ
ンプエンコーダの構成を示す図である。 １０１・・・メモリ、１０４・・・リードデータレジス
タ、１０５・・・バス、１０９・・・拡張子除去部、１
１１゜１１２・・・タグ部格納レジスタ、１１３・・・
タグマルチウェイジャンプエンコーダ％１１６・・・マ
イクロプログラムコントローラ。

Claims (1)

【特許請求の範囲】
1. １、基本語長がｎ（定数）ビットで、一語がｋ（ｎ＞ｋ
   ）ビットのデータ属性を表すタグ部と（ｎ−ｋ）ビット
   のデータ部からなるデータ形式を有し、該タグを評価す
   るユニットおよびタグの評価結果により多分岐を行なう
   マイクロプログラムコントローラを具備して成る論理型
   データ処理装置であつて、タグを評価するユニットは、
   データバス上のデータよりタグ部を拡張子を除去した形
   で抽出する拡張子除去部と、該除去部からのタグ部がマ
   イクロプログラムコントローラによる制御下に格納され
   る複数のタグ部格納レジスタと、該レジスタの出力およ
   びマイクロプログラムコントローラからの信号にもとづ
   きタグマルチウェイジャンプアドレスを生成し該コント
   ローラに与えるタグマルチウェイジャンプエンコーダと
   から成る構成を特徴とする論理型データ処理装置。