JPH02217922A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的］ （産業上の利用分野） 本発明は多段のパイプラインステージで構成されるデー
タ処理装置に係り、特にデータがバイト単位でアクセス
されるデータ処理装置に関する。

（従来の技術） 多段のパイプライン処理ステージ、例えば命令デコード
、アドレス計算、オペランドフェッチ、実行の各ステー
ジで構成されるデータ処理装置において、機械語命令が
固定データ長を扱うが、そのデータがワード単位でなく
バイト単位である場合には、２ワードにまたがってデー
タをアクセスする必要がある。このようなバイト単位で
のデータアクセスに関し、従来、次のような２通りの方
法が取られていた。

（１）　ハードレベルでの方法 アドレス計算ステージで得られるアドレス情報のＦ位ビ
ットと機械語命令が扱う固定データ長を基に、オペラン
ドフェッチステージにおいて、ワ・イヤードロシックに
より２ワードのデータアクセスと、その２ワードデータ
から要求したデータを取出すデータ抽出（整列）処理を
行なう。この場合には、オペランドフェッチステージが
複数クロックに渡って動作している間、次命令のアドレ
ス計算ステージがまたされる。

（２）　マイクロレベルでの方法 バイト単位でアクセスする場合に、デコードステージに
おいて、後続する次命令の処理動作を停止させておく。

この間に、アドレス計算ステージで１ワードのデータ要
求を行ない、オペランドフェッチステージで１ワードの
データアクセスを行なうと共にアドレス情報の下位ビッ
トと機械語命令固有の固定データ長から実行マイクロ命
令アドレスを決定する。このマイクロ命令でフェッチさ
れたデータの抽出や２ワードにまたがる場合での２ワー
ド目のデータのアクセス処理等を実行する。

しかしながら、（１）の方法では、複雑な処理をハード
ウェアで行なうため、命令処理時間は短縮されるものの
ハードウェア量が増加する欠点がある。また、（２）の
方法では、ハードウェア量の増加を抑えることができる
が、命令処理時間が長くなる欠点がある。

（発明が解決しようとする課題） 上記したように、従来、バイト単位でのデータアクセス
に際し、ハードウェアの増加あるいは命令処理時間が長
くなる等の欠点があった。

本発明は上記のような点に鑑みなされたもので、固定デ
ータ長を扱う機械語命令で、バイト単位でデータアクセ
スする場合でも、ハードウェアを増加させることなく、
高速にパイプライン処理できるデータ処理装置を提供す
ることを目的とする。

［発明の構成］ （課題を解決するための手段） すなわち、本発明に係るデータ処理装置は、命令デコー
ド処理されたデータのオペランドアドレスを計算する際
に、オペランドアクセスを要求し、オペランドアドレス
の計算実行中に、その計算途中で得られるアドレス情報
の下位ビットおよび機械語命令固有の固定データ長に基
づいて、上記要求されたオペランドアクセスが必要であ
るか否か決定し、オペランドアクセスが不要であるとさ
れた場合には複数ワードとしてのメモリ要求およびアド
レス計算の情報を保持した制御記憶手段を無効とし、オ
ペランドアクセスが必要であるとされた場合には上記制
御記憶手段を有効とすると共に後続する次命令のデコー
ド処理を所定期間中断せしめるようにし、この動作に応
じて実行ステージの動作を制御するためのマイクロアド
レスを生成するようにした。

（作用） 上記の構成によれば、バイト単位でアクセスする場合で
も、アドレス計算ステージにおいて、そのアドレス計算
の結果を待たずに、後続する次命令のデコード処理を実
行させておくことができるため、効率的なパイプライン
処理を行なうことができる。

（実施例） 以下、図面を参照して本発明の一実施例に係るデータ処
理装置を説明する。

第１図はその構成を示す回路構成を示すブロック図であ
り、命令デコード、アドレス計算、オペランドフェッチ
、実行の各ステージを含むパイプライン処理を構成して
いる。

命令整列回路１１は、命令デコードステージにおいて命
令語のオペレーションコードを選択出力する。制御記＋
Ｉａ１２は、命令デコードステージの動作を制御するも
のであって、制御レジスタ１４の入力情報を保持してい
る。選択回路１３は、パイプライン処理において制御記
憶１２．１７．２１のいずれかの情報を選択して制御レ
ジスタ１４に出力する。制御レジスタ１４は、アドレス
計算ステージの動作を制御する。アドレス計算回路１５
は、アドレス計算ステージにおいてオペランドアドレス
の計算およびオペランドアクセス要求を行なう。決定回
路１６は、アドレス計算回路１５の実行中に、その計算
途中で得られるアドレス情報の下位ビットおよび制御レ
ジスタ１４に保持される機械語命令固有の固定データ長
から、複数ワードとしての２回目のオペランドアクセス
が必要か否かを決定する。

制御記憶１７は、本発明の主要部となる部分であり、制
御レジスタ１９の入力情報および複数ワードのメモリア
クセス時での２回目のアドレス計算ステージを制御する
ための情報（メモリ要求、アドレス計算要求）を保持し
ている。選択回路１８は、決定回路１６の結果に応じて
制御記憶１７を選択すると共に次命令のデコード処理を
１サイクル中断させる要求を出す。制御レジスタ１９は
、オペランドフェッチステージの動作を＠御する。マイ
クロアドレス生成回路２０は、制御記憶２１のマイクロ
アドレスを生成する。制御記憶２１は、マイクロアドレ
ス生成回路２０によって生成されたマイクロアドレスを
保持し、制御レジスタ２２に供給する。制御レジスタ２
２は、実行ステージの動作を制御する。

次に、第２図を参照して同実施例の動作を説明する。

第２図（ａ）はデータがメモリに１ワードで格納されて
いる場合でのパイプライン処理動作を示し、同図（ｂ）
はデータがメモリに２ワードにまたがって格納されてい
る場合でのパイプライン処理動作を示しており、ここで
は実行ステージが１サイクルで完了し、次命令（Ｎ　＋
　１．　）の処理が続いて実行される場合を想定して説
明する。

（ａ）　　１ワードの場合 命令デコードステージＮＤの処理は、制御記憶１２によ
って制御される。また、後述するＮＡの処理も、この制
御記憶１２からの読出し情報に基づいて実行される。Ｎ
Ｄにおいて、選択回路１３は、制御記憶１２を選択して
いる。これにより、制御記憶１２の情報が選択回路１３
を通じて制御レジスタ１４に保持される。

アドレス計算ステージＮＡの処理では、アドレス計算回
路１５においてオペランドアドレスの計算およびオペラ
ンドアクセスの要求がなされる。ここで、決定回路１６
は、アドレス計算の際にデータのＦ位ビット側から順に
演算が行われることを利用して、アドレス計算回路１５
によるアドレス計算の実行中に、その計算途中でアドレ
ス情報の下位ビットを得、この下位ビットと制御レジス
タ１４に保持された固定データ長とに基づいて、アドレ
ス；［算回路１５によって要求された２回目のオペラン
ドアクセスが不要であることを決定する。この結果、選
択回路１８は、制御記ｔａ１７に保持されていた２回目
のメモリ要求、アドレス計算の情報を無効化すると共に
、選択回路１３に対して制御記憶１２を選択するように
指示する。また、このとき、選択回路１８を通じて制御
レジスタ１９にＮＯＦ動作を制御するための情報が格納
される。

オペランドフェッチステージＮＯＰの処理では、２回目
のメモリ要求がなかったことから、実行ステージが１サ
イクルで完了する。マイクロアドレス生成回路２０は、
マイクロ命令を保持している制御記憶２１のマイクロア
ドレスを生成する。これにより、制御レジスタ２２に１
ワードとしてのマイクロアドレスが格納される。

実行ステージＮＥの処理では、　ＰＣ（プロゲラ、ム゛
カウンタ）の更新やデータ処理などの動作が１サイクル
で実行される。

（ｂ）　２ワードの場合 一方、データが２ワードにまたがっている場合には、命
令デコードステージＮＤの処理後、アドレス計算ステー
ジＮＡの処理おいて、決定回路ＩＢは、アドレス計算回
路１５の計算途中で１１；られるアドレス情報の下位ビ
ットと制御レジスタ１４に保持された固定データ長から
、アドレス計算回路１５によって要求された２回目のオ
ペランドアクセスが必要であると決定する。この結果、
選択回路１８は、選択回路１３に対して制御記憶１７を
選択するように指示すると共に、次命令のデコードステ
ージＮ＋ＩＤを１サイクル中断させる要求を出す。これ
により、制御記憶１７に保持された２回目のメモリ要求
、アドレス計算要求の情報は、選択回路１８、Ｉ３を通
じて制御レジスタ１４に保持される。

アドレス計算ステージＮＡ２の処理では、２回目のメモ
リ要求、アドレス：［算要求がＮ０ＦＩに同期して実行
される。

オペランドフェッチＮ　ＯＰＩの処理では、２回目のメ
モリ要求、アドレス計算要求があったことから、マイク
ロアドレス生成回路２０によって実行ステージが２サイ
クルで完了するための制御記憶１２の番地が生成され、
制御レジスタ２２に格納される。

実行ステージＮＥＩでは、ＰＣ（プログラムカウンタ）
の更新やデータ処理などの動作が２サイクルで実行され
る。

このような構成によれば、バイト単位でアクセスされる
データを扱う命令であっても、デコードステージにおい
て、アドレス計算の結果を待たずに、後続する次命令の
デコード処理を実行させておくことができる。この場合
、オペランドアドレスの計算途中でデータが２ワードに
またがっていることが分れば、その次命令のデコード処
理は１サイクル中断されることになる。したがって、従
来のようにデコードステージにおいて次命令の処理動作
を始めから停止させておくものと比べ、処理時間が大幅
に短縮される。また、従来のように複雑な処理を要する
ハードウェアを必要としないため、ハードウェア量を増
加させることもない。

なお、本発明は、例えば複数のオペランドを有する命令
での処理にも応用できる。この場合には、ＮＡＩステー
ジで第°１のオペランド要求とアドレス計算、ＮＡ２ス
テージで第２のオペランド要求とアドレス計算というよ
うに、制御記ｔａ１２．１７と決定回路１６の組合せを
変えることで実現できる。

［発明の効果］ 以上のように本発明によれば、アドレス射算の途中で複
数ワードであるか否かを決定し、この決定結果に応じて
効率的なパイプライン動作を実行できるため、バイト単
位でデータアクセスする場合でも、ハードウェアを増加
させることなく、高速にパイプライン処理できるもので
ある。

【図面の簡単な説明】

第１図は本発明の一実施例に係る回路構成を示すブロッ
ク図、第２図は同実施例のパイプライン処理動作を説明
するための図である。 １１・・・命令整列回路、１２・・・制御記憶、１３・
・・選択回路、１４・・・制御レジスタ、１５・・・ア
ドレス計算回路、Ｉ６・・・決定回路、１７・・・制御
記憶、１８・・・選択回路、１９・・・制御レジスタ、
２０・・・マイクロアドレス生成回路、２１・・・制御
記憶、２２・・・制御レジスタ。 （ａ） 出願人代理人　弁理士　鈴　江　武　彦第２図

Claims (1)

1. 【特許請求の範囲】 少なくとも命令デコード、アドレス計算、オペランドフ
   ェッチ、実行の各ステージを含むパイプライン処理によ
   り、機械語命令固有のデータ長処理を行なうものであっ
   て、そのデータがバイト単位でアクセスされるデータ処
   理装置において、命令デコード処理されたデータのオペ
   ランドアドレスを計算すると共にオペランドアクセスを
   要求するアドレス計算手段と、 このアドレス計算手段の実行中に、その計算途中で得ら
   れるアドレス情報の下位ビットおよび機械語命令固有の
   固定データ長に、基づいて、上記アドレス計算手段によ
   って要求されたオペランドアクセスが必要であるか否か
   を決定する決定手段と、複数ワードとしてのメモリ要求
   およびアドレス計算要求の情報を保持した記憶制御手段
   と、上記決定手段によってオペランドアクセスが不要で
   あるとされた場合には上記制御記憶手段を無効とし、オ
   ペランドアクセスが必要であるとされた場合には上記制
   御記憶手段を有効とすると共に後続する次命令のデコー
   ド処理を所定期間中断せしめる選択手段と、 この選択手段の選択動作に応じて実行ステージの動作を
   制御するためのマイクロアドレスを生成するアドレス生
   成手段とを具備したことを特徴とするデータ処理装置。