JPS62143140A - 条件付分岐命令設定方式 - Google Patents
条件付分岐命令設定方式Info
- Publication number
- JPS62143140A JPS62143140A JP28273285A JP28273285A JPS62143140A JP S62143140 A JPS62143140 A JP S62143140A JP 28273285 A JP28273285 A JP 28273285A JP 28273285 A JP28273285 A JP 28273285A JP S62143140 A JPS62143140 A JP S62143140A
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- instruction
- branch
- memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（４既 要〕
条件付分岐命令の実行に際しては、条件判定と分岐命令
の種別判定と分岐先アドレス指定とが必要である。通常
当該条件付分岐命令の命令コード内には上記条件判定の
ための命令コード部を含まないが、上記分岐先アドレス
指定のためのアドレスコード部のビット長を短縮するこ
とにより、条件判定のための命令コード部も、上記命令
コード内に含めるものとする。そのために、Ｎビットの
上記アドレスコード部をＭ （ＶＡＮ）ビットのアドレ
スコード部に変換する変換メモリを具備せしめ、（Ｎ−
Ｍ）ビットの余裕を作って、その中に条件判定のための
命令コード部を挿入する。
の種別判定と分岐先アドレス指定とが必要である。通常
当該条件付分岐命令の命令コード内には上記条件判定の
ための命令コード部を含まないが、上記分岐先アドレス
指定のためのアドレスコード部のビット長を短縮するこ
とにより、条件判定のための命令コード部も、上記命令
コード内に含めるものとする。そのために、Ｎビットの
上記アドレスコード部をＭ （ＶＡＮ）ビットのアドレ
スコード部に変換する変換メモリを具備せしめ、（Ｎ−
Ｍ）ビットの余裕を作って、その中に条件判定のための
命令コード部を挿入する。
本発明は条件付分岐命令設定方式に関する。
プログラム制御方式によるプロセッサにはプログラムを
内蔵したメモリが設けられており、その中には多数のプ
ログラムが順番に格納されている。
内蔵したメモリが設けられており、その中には多数のプ
ログラムが順番に格納されている。
この多数のプログラムの中心こは分岐命令がかなり含ま
れており、又、その中のいくつかは条件付分岐命令であ
る。本発明は、プロセッサ内において、この条件付分岐
命令をいかに設定するかについて述べる。
れており、又、その中のいくつかは条件付分岐命令であ
る。本発明は、プロセッサ内において、この条件付分岐
命令をいかに設定するかについて述べる。
第７図は従来の条件付分岐命令設定方式を説明するため
のコード図である。本図において、ブロック１１および
１２は一連のプログラムの流れにおける２つのステップ
を取り出したものであり、分岐命令（１２）が条件付で
あるときには、予め条件判定命令（１１）が用意され、
命令１２に先行して現れる。
のコード図である。本図において、ブロック１１および
１２は一連のプログラムの流れにおける２つのステップ
を取り出したものであり、分岐命令（１２）が条件付で
あるときには、予め条件判定命令（１１）が用意され、
命令１２に先行して現れる。
分岐命令コード１２は例えば１６ビツト構成のコードで
あり、５ビツト構成の種別判定命令コード部１３と、分
岐先アドレス指定のためのＩＩビット構成のアドレスコ
ード部１４とからなる。命令コード部１３は、当該命令
が単なる分岐命令なのか、条件付分岐命令なのか、サブ
ルーチンへの分岐命令なのか、又それが条件付か否か、
あるいはリターン命令なのか等の種別を判定するのに供
される命令コード部である。これらの命令の各々にはリ
ターン命令以外は分岐先のアドレスが伴うので、そのた
めに分岐先指定アドレスコード部１４が設けられる。
あり、５ビツト構成の種別判定命令コード部１３と、分
岐先アドレス指定のためのＩＩビット構成のアドレスコ
ード部１４とからなる。命令コード部１３は、当該命令
が単なる分岐命令なのか、条件付分岐命令なのか、サブ
ルーチンへの分岐命令なのか、又それが条件付か否か、
あるいはリターン命令なのか等の種別を判定するのに供
される命令コード部である。これらの命令の各々にはリ
ターン命令以外は分岐先のアドレスが伴うので、そのた
めに分岐先指定アドレスコード部１４が設けられる。
本発明の言及する条件付分岐命令については特に条件判
定が必須であり、そのために命令コードＩｌ内の所定ビ
ット（例えば４ビット分）に条件判定命令コード部１５
が設けられる。この条件判定の対象となるのは一般的に
はフラグレジスタであり、複数種のものが知られている
。例えば、零フラグ、パリティ−フラグ等であり、この
他必要に応じて予め任意のフラグが準備される。ただし
、どのようなフラグを準備するかは本発明の本質ではな
い。なお、これらフラグとしては普通４〜８種が用いら
れる。
定が必須であり、そのために命令コードＩｌ内の所定ビ
ット（例えば４ビット分）に条件判定命令コード部１５
が設けられる。この条件判定の対象となるのは一般的に
はフラグレジスタであり、複数種のものが知られている
。例えば、零フラグ、パリティ−フラグ等であり、この
他必要に応じて予め任意のフラグが準備される。ただし
、どのようなフラグを準備するかは本発明の本質ではな
い。なお、これらフラグとしては普通４〜８種が用いら
れる。
従来の条件付分岐命令設定方式によれば、第７図の説明
から明らかなように、本来の条件付分岐命令（１２）の
実行に先行して必ず条件判定命令（１１）が伴うことに
なり、結局２ステツプを必要とすることになる。
から明らかなように、本来の条件付分岐命令（１２）の
実行に先行して必ず条件判定命令（１１）が伴うことに
なり、結局２ステツプを必要とすることになる。
このことをプログラム格納メモリから見ると、単にフラ
グの判定のみのために１アドレスを提供しなければなら
ず、該メモリの利用効率を悪くしているという問題を生
ずる。つまり、該メモリの有効利用が図れていない。
グの判定のみのために１アドレスを提供しなければなら
ず、該メモリの利用効率を悪くしているという問題を生
ずる。つまり、該メモリの有効利用が図れていない。
第１図は本発明の方式に基づき設定された条件付分岐命
令のコードの基本構成を示す図である。
令のコードの基本構成を示す図である。
なお全図を通じて同一の構成要素には同一の参照番号あ
るいは記号を付して示す。したがっ°ζ本図において、
２２ （第７図の１２）が新たな分岐命令コード、２４
（第７図の１４）が新たなアドレスコード部であって
、さらに第７図の命令コード１１にあった条件判定命令
コード部１５が、分岐命令コード２２内に一体に組み込
まれている。この結果、第７図に示した先行する条件判
定命令（１１）は排除され、前述したプログラム格納メ
モリにその分だけ余裕ができることになり、その余裕を
活用してさらに複雑、高度なプログラムを組むこともで
きる。
るいは記号を付して示す。したがっ°ζ本図において、
２２ （第７図の１２）が新たな分岐命令コード、２４
（第７図の１４）が新たなアドレスコード部であって
、さらに第７図の命令コード１１にあった条件判定命令
コード部１５が、分岐命令コード２２内に一体に組み込
まれている。この結果、第７図に示した先行する条件判
定命令（１１）は排除され、前述したプログラム格納メ
モリにその分だけ余裕ができることになり、その余裕を
活用してさらに複雑、高度なプログラムを組むこともで
きる。
概括的に言えば本来Ｎ （Ｎは自然数）ビット構成の分
岐先指定アドレスコード部をＭ （ＭはＭ〈Ｎなる自然
数）ビット構成の分岐先指定変換アドレスコード部とし
、ここに得られた（Ｎ−Ｍ）ビット分の余剰ビットを条
件判定命令コード部のために提供する。この場合、プロ
セッサとしては上記プログラム格納メモリの他にアドレ
ス変換メモリを具備し、このアドレス変換メモリを通し
て上記の分岐先指定変換アドレス（２４）を得る。この
ようなアドレス変換が可能なのは、命令全体に占める条
件付分岐命令の数に相当するビット数と、条件判定命令
コード部１５を形成するビット数とが大体バランスして
いるという統計的事実（後述）があることに着目した力
）らである。
岐先指定アドレスコード部をＭ （ＭはＭ〈Ｎなる自然
数）ビット構成の分岐先指定変換アドレスコード部とし
、ここに得られた（Ｎ−Ｍ）ビット分の余剰ビットを条
件判定命令コード部のために提供する。この場合、プロ
セッサとしては上記プログラム格納メモリの他にアドレ
ス変換メモリを具備し、このアドレス変換メモリを通し
て上記の分岐先指定変換アドレス（２４）を得る。この
ようなアドレス変換が可能なのは、命令全体に占める条
件付分岐命令の数に相当するビット数と、条件判定命令
コード部１５を形成するビット数とが大体バランスして
いるという統計的事実（後述）があることに着目した力
）らである。
第２図は通常のプログラム格納メモリの構成を図解的に
示す図であり、単なる一例である。プログラム格納メモ
リ３１は各１６ピント構成のプログラム（命令）を２０
４８ワ一ド分、ＰＩ 、 Ｐ２ 、 Ｐ３・・・Ｐｋと
して格納する。図中の０００〜７ＦＦは１６進で表した
アドレスであり、各１１ビツトで表される。
示す図であり、単なる一例である。プログラム格納メモ
リ３１は各１６ピント構成のプログラム（命令）を２０
４８ワ一ド分、ＰＩ 、 Ｐ２ 、 Ｐ３・・・Ｐｋと
して格納する。図中の０００〜７ＦＦは１６進で表した
アドレスであり、各１１ビツトで表される。
これらプログラムＰ１〜Ｐｋのうち、いくつかは条件付
分岐命令（他は通常の命令）である。そしてこの条件付
分岐命令によってＩ旨定されたアドレス（第７図の１４
）は、又、該プログラム格納メモリ３１内の分岐先アド
レス（０００〜７ＦＦのいずれか１つ）を特定する。
分岐命令（他は通常の命令）である。そしてこの条件付
分岐命令によってＩ旨定されたアドレス（第７図の１４
）は、又、該プログラム格納メモリ３１内の分岐先アド
レス（０００〜７ＦＦのいずれか１つ）を特定する。
ところで、上記構成のプログラム格納メモリ３１におい
て、統計的に見ると大体１２８ワードが条件付分岐命令
である。つまり１２８ ／２０４８の比で条件付分岐命
令が存在する。この統計的事実に着目すると、第７図の
分岐先指定アドレスコード部１４として１１ビツトも使
う必要はないことが恐定される。しかし、プログラム格
納メモリ３１のアクセスのためには予め定められた１１
ビ・７トのアドレスを用いなければならない。そこで、
本発明ではアドレス変換メモリを導入する。
て、統計的に見ると大体１２８ワードが条件付分岐命令
である。つまり１２８ ／２０４８の比で条件付分岐命
令が存在する。この統計的事実に着目すると、第７図の
分岐先指定アドレスコード部１４として１１ビツトも使
う必要はないことが恐定される。しかし、プログラム格
納メモリ３１のアクセスのためには予め定められた１１
ビ・７トのアドレスを用いなければならない。そこで、
本発明ではアドレス変換メモリを導入する。
第３図は本発明の実施のために用いるアドレス変換メモ
リの一例を示す図であり、そのメモリ空間は１２８ワー
ド（１６進のアドレス０〜７Ｆ）で定められる。この１
２Ｂワードの意味は前述したとおりである。アドレス変
換メモリ４１は、１２８個の各１１ビツト構成のアドレ
スＡＤＩ〜ＡＤｒを格納するＲＯＭ （Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ）であり、第２図のメモリ３１を
アクセスできる。しかし、各アドレス（ＡＤＩ 〜ＡＤ
ｒ）を特定するアドレス（０〜７Ｆ）は１２８個である
から７ビツト構成で十分表現し尽くせる。ここに（１１
−７）ビット、すなわち４ビツトの余裕が生まれ、１つ
の分岐命令コード２２内に、４ビツトの条件判定命令コ
ード部Ｉ５をも収納することが可能となる。
リの一例を示す図であり、そのメモリ空間は１２８ワー
ド（１６進のアドレス０〜７Ｆ）で定められる。この１
２Ｂワードの意味は前述したとおりである。アドレス変
換メモリ４１は、１２８個の各１１ビツト構成のアドレ
スＡＤＩ〜ＡＤｒを格納するＲＯＭ （Ｒｅａｄ ０
ｎｌｙ Ｍｅｍｏｒｙ）であり、第２図のメモリ３１を
アクセスできる。しかし、各アドレス（ＡＤＩ 〜ＡＤ
ｒ）を特定するアドレス（０〜７Ｆ）は１２８個である
から７ビツト構成で十分表現し尽くせる。ここに（１１
−７）ビット、すなわち４ビツトの余裕が生まれ、１つ
の分岐命令コード２２内に、４ビツトの条件判定命令コ
ード部Ｉ５をも収納することが可能となる。
第４図はプロセッサ内における各メモリの位置付けを示
すブロック図であり、上記のプログラム格納メモリ（Ｒ
ＯＭＩ）３１およびアドレス変換メモリ４１は図示の位
置に設けられる。プログラム格納メモリ３１内のプログ
ラム指定はプログラムカウンタ（ＰＣ）５４によって°
なされる。そしてプログラムカウンタ（ＰＣ） ５４に
は、通常の命令デコーダ（ＤＥＣ）５２からのアドレス
又は本発明に係るアドレス変換メモリ（ＲＯＭ２）４１
からのアドレスが、ゲート５３を介して択一的に印加さ
れる。いずれを選択するかは既述のフラグレジスフの内
容（“ｌ”又は“０”）で決定される。条件分岐すべき
ときは、命令レジスタ（ＩＲ）５１からの７ビツトの分
岐先指定変換アドレス（第１図の２４）が、アドレス変
換メモリ４１にて本来の１１ビツトの分岐先指定アドレ
スに戻され、プログラムカウンタ５４に与えられる。
すブロック図であり、上記のプログラム格納メモリ（Ｒ
ＯＭＩ）３１およびアドレス変換メモリ４１は図示の位
置に設けられる。プログラム格納メモリ３１内のプログ
ラム指定はプログラムカウンタ（ＰＣ）５４によって°
なされる。そしてプログラムカウンタ（ＰＣ） ５４に
は、通常の命令デコーダ（ＤＥＣ）５２からのアドレス
又は本発明に係るアドレス変換メモリ（ＲＯＭ２）４１
からのアドレスが、ゲート５３を介して択一的に印加さ
れる。いずれを選択するかは既述のフラグレジスフの内
容（“ｌ”又は“０”）で決定される。条件分岐すべき
ときは、命令レジスタ（ＩＲ）５１からの７ビツトの分
岐先指定変換アドレス（第１図の２４）が、アドレス変
換メモリ４１にて本来の１１ビツトの分岐先指定アドレ
スに戻され、プログラムカウンタ５４に与えられる。
第５図は第４図におけろ動作を図解したタイムチャート
であり、（１１欄〜ＱＯＩ欄の各対象は第４図中に示し
たＰＣ，ＩＩ？等で示す。ただしく１）欄のＣＬＫはプ
ログラムカウンタＰＣの基本クロック、（３）欄は命令
バスＩＢ（ｔｎｓｔｒｕｃｔｉｏｎ Ｂｕｓ）である。
であり、（１１欄〜ＱＯＩ欄の各対象は第４図中に示し
たＰＣ，ＩＩ？等で示す。ただしく１）欄のＣＬＫはプ
ログラムカウンタＰＣの基本クロック、（３）欄は命令
バスＩＢ（ｔｎｓｔｒｕｃｔｉｏｎ Ｂｕｓ）である。
基本クロックＣＬＫの最初の立上りにて、命令レジスタ
（ｒＲ）５１より命令コードを読み出し、さらにこれを
命令パスＣｒＢ）上に乗せる。この命令バスＩＢ上の命
令コードが、命令デコーダ（ＤＥＣ）５２により、条件
付分岐命令であると判断されると、当該７ビツトの分岐
先指定変換アドレスは、アドレス変換メモリ（１？０Ｍ
２）４１に印加され（第（５）欄）、アクセス操作を経
て、対応する１１ビツトの分岐先指定アドレスを出力す
る（第（６）欄）。第（５）欄から第（６）欄に至る時
間遅延は、上記命令デコーダ（ＤＥＣ） ５２における
デコード時間を考慮したものである。かくして、次の基
本クロックＣＬＫの立上りで、プログラムカウンタＰＣ
に格納され（第（７）欄）、さらにプログラム格納メモ
リ（ＲＯＭＩ）３１をアクセスする（第８欄）。メモリ
３１でのアクセス操作を経て得られた次に実行すべき命
令（第（９）欄）は、再び命令レジスタ（ＩＲ）に与え
られる（第００）欄）。
（ｒＲ）５１より命令コードを読み出し、さらにこれを
命令パスＣｒＢ）上に乗せる。この命令バスＩＢ上の命
令コードが、命令デコーダ（ＤＥＣ）５２により、条件
付分岐命令であると判断されると、当該７ビツトの分岐
先指定変換アドレスは、アドレス変換メモリ（１？０Ｍ
２）４１に印加され（第（５）欄）、アクセス操作を経
て、対応する１１ビツトの分岐先指定アドレスを出力す
る（第（６）欄）。第（５）欄から第（６）欄に至る時
間遅延は、上記命令デコーダ（ＤＥＣ） ５２における
デコード時間を考慮したものである。かくして、次の基
本クロックＣＬＫの立上りで、プログラムカウンタＰＣ
に格納され（第（７）欄）、さらにプログラム格納メモ
リ（ＲＯＭＩ）３１をアクセスする（第８欄）。メモリ
３１でのアクセス操作を経て得られた次に実行すべき命
令（第（９）欄）は、再び命令レジスタ（ＩＲ）に与え
られる（第００）欄）。
以上本発明の全体について述べたが、新たに設けられた
アドレス変換メモリ（ＲＯＭＩ）４１を利用した１つの
范用例について付記しておく。
アドレス変換メモリ（ＲＯＭＩ）４１を利用した１つの
范用例について付記しておく。
第６図はアドレス変換メモリの利用例を示す図であり、
メモリ（ＲＯＭ２）４１をアドレス変換用としてではな
く、定数データ格納用として用いるものである。定数デ
ータが何であるかは、当該プロセッサの置かれたシステ
ム毎に異なる。メモリ（ＲＯＭ２）４１は命令バスＩＢ
からのアドレスでアクセスされるが、その出力は定数デ
ータであり、データバスＤＢに直接送出される。今、定
数データを利用するモードになっているので、モードセ
レクト信号Ｓは論理“１″であり、３ステートバツフア
ＢＦＩおよびＢＦ２のうち、ＢＦ２の方が開成し、ＢＦ
Ｉは閉成する。
メモリ（ＲＯＭ２）４１をアドレス変換用としてではな
く、定数データ格納用として用いるものである。定数デ
ータが何であるかは、当該プロセッサの置かれたシステ
ム毎に異なる。メモリ（ＲＯＭ２）４１は命令バスＩＢ
からのアドレスでアクセスされるが、その出力は定数デ
ータであり、データバスＤＢに直接送出される。今、定
数データを利用するモードになっているので、モードセ
レクト信号Ｓは論理“１″であり、３ステートバツフア
ＢＦＩおよびＢＦ２のうち、ＢＦ２の方が開成し、ＢＦ
Ｉは閉成する。
つまり、プログラムカウンク（ＰＣ） ５４へのルート
はしゃ断される。
はしゃ断される。
以上説明したように本発明によれば、プログラム格納メ
モリの本来の容量を十分に使い切ることが可能となり、
当該プロセッサの処理機能を一層増大させることができ
る。
モリの本来の容量を十分に使い切ることが可能となり、
当該プロセッサの処理機能を一層増大させることができ
る。
第１図は本発明の方式に基づき設定された条件付分岐命
令のコードの基本構成を示す図、第２図は通常のプログ
ラム格納メモリの構成を図解的に示す図、 第３図は本発明の実施のために用いるアドレス変換メモ
リの一例を示す図、 第４図はプロセッサ内における各メモリの位置付けを示
すブロック図、 第５図は第４図における動作を図解したタイムチャート
、 第６図はアドレス変換メモリの利用例を示す図、第７図
は従来の条件付分岐命令設定方式を説明するためのコー
ド図である。 １１・・・条件判定命令コード、 １２・・・分岐命令コード、 １３・・・種別判定命令コード部、 １４・・・分岐先指定アドレスコード部、１５・・・条
件判定命令コード部、 ２２・・・分岐命令コード、 ２４・・・分岐先指定変換アドレスコード部、３１・・
・プログラム格納メモリ、 ４■・・・アドレス変換メモリ、 Ｐ１〜Ｐｋ・・・プログラム。
令のコードの基本構成を示す図、第２図は通常のプログ
ラム格納メモリの構成を図解的に示す図、 第３図は本発明の実施のために用いるアドレス変換メモ
リの一例を示す図、 第４図はプロセッサ内における各メモリの位置付けを示
すブロック図、 第５図は第４図における動作を図解したタイムチャート
、 第６図はアドレス変換メモリの利用例を示す図、第７図
は従来の条件付分岐命令設定方式を説明するためのコー
ド図である。 １１・・・条件判定命令コード、 １２・・・分岐命令コード、 １３・・・種別判定命令コード部、 １４・・・分岐先指定アドレスコード部、１５・・・条
件判定命令コード部、 ２２・・・分岐命令コード、 ２４・・・分岐先指定変換アドレスコード部、３１・・
・プログラム格納メモリ、 ４■・・・アドレス変換メモリ、 Ｐ１〜Ｐｋ・・・プログラム。
Claims (1)
- 【特許請求の範囲】 １、分岐命令の種別を判定する種別判定命令コード部と
、該分岐命令の分岐先を指定するＮビット構成（Ｎは自
然数）の分岐先指定アドレスコード部と、該分岐命令が
条件付分岐命令であるときに当該条件を判定する条件判
定命令コード部とを用いるとともに、上記の各分岐命令
ならびに該分岐命令以外の命令群を格納するプログラム
格納メモリを具備するプロセッサにおいて、 各前記条件付分岐命令に関し、当該分岐先を前記プログ
ラム格納メモリにおいて指定する上記Ｎビット構成の分
岐先指定アドレスコード部をＭビット構成（ＭはＭ＜Ｎ
なる自然数）の分岐先指定変換アドレスコード部に変換
するためのアドレス変換メモリを設け、 前記Ｍビット構成の分岐先指定変換アドレスコード部と
、（Ｎ−Ｍ）ビット構成の前記条件判定命令コード部と
、前記種別判定命令コード部とを一体にして前記条件付
分岐命令を設定することを特徴とする条件付分岐命令設
定方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28273285A JPS62143140A (ja) | 1985-12-18 | 1985-12-18 | 条件付分岐命令設定方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28273285A JPS62143140A (ja) | 1985-12-18 | 1985-12-18 | 条件付分岐命令設定方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62143140A true JPS62143140A (ja) | 1987-06-26 |
Family
ID=17656321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28273285A Pending JPS62143140A (ja) | 1985-12-18 | 1985-12-18 | 条件付分岐命令設定方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62143140A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5996070A (en) * | 1996-07-30 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions |
| US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
-
1985
- 1985-12-18 JP JP28273285A patent/JPS62143140A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6996700B2 (en) | 1991-06-24 | 2006-02-07 | Renesas Technology Corp. | Microcomputer and dividing circuit |
| US5996070A (en) * | 1996-07-30 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Microprocessor capable of executing condition execution instructions using encoded condition execution field in the instructions |
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