KR930001056A - 마이크로 컴퓨터 및 제산 회로 - Google Patents

마이크로 컴퓨터 및 제산 회로 Download PDF

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KR930001056A
KR930001056A KR1019920010873A KR920010873A KR930001056A KR 930001056 A KR930001056 A KR 930001056A KR 1019920010873 A KR1019920010873 A KR 1019920010873A KR 920010873 A KR920010873 A KR 920010873A KR 930001056 A KR930001056 A KR 930001056A
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순뻬이 가와사끼
에이지 사까끼바라
가오루 후까다
다까나가 야마자끼
야스시 아까오
시로 바바
도시마사 기하라
게이이찌 구라까즈
야스히로 다와라
다까시 쯔까모또
시게끼 마스무라
유고 가시와기
슈야 후지따
가쯔히꼬 이시다
노리꼬 사와
요이찌 아사노
히데아끼 찌야끼
다다히꼬 스가와라
마사히로 가이나가
고끼 노구찌
미쯔루 구따베
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가나이 쯔또무
가부시끼가이샤 히다찌세이사꾸쇼
오노 미노루
히다찌초엘에스아이엔지니어링 가부시끼가이샤
오야 유이찌로
가부시끼가이샤 히다찌마이컴시스템
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Abstract

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Description

마이크로 컴퓨터 및 제산회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 제1실시예에 관한 마이크로 컴퓨터의 블럭도.
제5도는 본 실시예의 마이크로 컴퓨터에 포함되는 중앙 처리 장치의 내부 블럭, 특히 그 명령 제어계의 1예를 도시한 블럭도.

Claims (21)

  1. CPU, 상기 CPU에 공급되어야 할 명령을 축적하기 위한 명령메모리, 데이타를 축적하기 위한 데이타메모리, 상기 CPU 를 상기 명령메모리와 상기 데이타메모리에 결합하고, 상기 명령 및 데이타를 전송하기 위한 버스수단을 포함하고, 상기 버스수단은 2의 m 승 비트의 상기 데이타를 전송하기 위해 m개의 신호선을 포함하고, 상기 명령은 2의 n승 비트로 구성되고 m가 성립되는 마이크로컴퓨터.
  2. 특허청구의 범위 제1항에 있어서, 상기 CPU는 2의 m승 비트로 표현되는 여러개의 명령을 축적하기 위한 명령버퍼를 갖는 마이크로컴퓨터.
  3. 특허청구의 범위 제2항에 있어서, 상기 CPU는상기 명령버퍼에서 공급되는 2의 n승 비트의 명령을 소정의 타이밍에서 폐치하는 명령레지스터를 갖는 마이크로컴퓨터.
  4. 특허청구의 범위 제3항에 있어서, CPU는 디코더 및 공급된 데이타의 연산을 실행하기 위한 실행수단을 갖고, 상기 디코더가 상기 명령레지스터에서 공급된 명령을 디코드할때 상기 실행수단에 포함되는 여러개의 데이타레지스터중에서 소정의 데이타레지스터가 선택되는 마이크로컴퓨터.
  5. 특허청구의 범위 제4항에 있어서, 상기 CPU는 다음에 실행해야할 명령에 의해서 선택되는 레지스터가 현재 실행하고 있는 명령에 의해서 선택되어 있는 레지스터와 동일한가 어떤가를 판정하는 레지스터 경합체크수단을 갖고, 동일한 레지스터라고 판정되었을때 레지스터 경합신호를 출력하는 마이크로컴퓨터.
  6. 특허청구의 범위 5항에 있어서, 상기 CPU는 상기 레지스터 경합신호를 받았을때, 상기 다음에 실행해야할 명령의 상기 디코더에 의한 디코드 타이밍을 지연시키는 마이크로컴퓨터.
  7. 마이크로컴퓨터와 데이타를 축적하는 제1의 메모리수단을 포함하는 마이크로컴퓨터 시스템에 있어서, 상기 마이크로컴퓨터는 CPU, 상기 CPU에 공급되어야 할 명령을 축적하기 위한 제2의 메모리, 상기 CPU를 상기 명령 메모리와 상기 제2의 메모리에 결합하고 상기 명령메로리에서의 명령 및 상기 제1및 제2의 메모리의 한쪽의 메모리에서의 데이타를 전송하기 위한 버스수단을 포함하고, 상기 버스수단은 2의 m승 비트의 상기 데이타를 전송하기 위해 m개의 신호선을 포함하고, 상기 명령은 2의 n승 비토로 구성되고 m≥n가 성립되는 마이크로컴퓨터 시스템.
  8. 특허청구의 범위 제7항에 있어서, 상기 CPU는 2의 m 승 비트로 표현되는 여러개의 명령을 축적하기 위한 명령버퍼를 갖는 마이크로컴퓨터 시스템.
  9. 특허청구의 범위 제8항에 있어서, 상기 CPU는 상기 명령버퍼에서 공급되느 2의 n승 비트의 명령을 소정의 타이밍에서 폐치하는 명령레지스터를 갖는 마이크로컴퓨터 시스템.
  10. 특허청구의 범위 제9항에 있어서, CPU는 디코더 및 공급된 데이타의 연산을 실행하기 위한 실행수단을 갖고, 상기 디코더가 상기 명령레지스터에서 공급된 명령을 디코드할때 상기 실행수단에 포함되는 여러개의 데이타레지스터중에서 소정의 데이타레지스터가 선택되는 마이크로컴퓨터 시스템.
  11. 특허청구의 범위 제10항에 있어서, 상기 CPU는 다음에 실행해야할 명령에 의해서 선택되는 레지스터가 현재 실행하고 있는 명령에 의해서 선택되어 있는 레지스터와 동일한가 어떤가를 판정하는 레지스터 경합체크수단을 갖고, 동일한 레지스터라고 판정되었을때 레지스터 경합신호를 출력하는 마이크로컴퓨터 시스템.
  12. 특허청구의 범위 제11항에 있어서, 상기 CPU는 상기 레지스터 경합신호를 받았을 때, 상기 다음에 실행해야할 명령의 상기 디코더에 의한 디코드 타이밍을 지연시키는 마이크로컴퓨터 시스템.
  13. 피제수 또는 부분잉여의 부호와 제수의 부호에 따라서 피제수 또는 부분 잉여에서 제수를 감산 또는 가산해서 새로운 부분잉여를 취득함과 동시에 취득된 부분잉여의 부호와 계수의 부호에 따라서 몫 비스를 취득하는 제산처리의 반복에 따라서 부호화의 제산을 실행하는 제산회로에 있어서, 상기 제선처리에 앞서서 피제수와 부호와 제수의 부호에서 몫의 부호를 취득함과 동시에 피제수가 부일때는 이 피제수에서 상기 피제수의 LSB의 비중을 갖는 1을 감산하여 피제수의 보정을 실행하고, 보정된 피제수를 상기 제산처리의 대상으로 하는 전처리수단, 상기 제산처리의 반복에 의해서 취득된 몫을 몫의 부호에 따라서 보정하는 후처리수단을 포함하는 제산회로.
  14. 특허청구의 범위 제13항에 있어서, 상기 전처리수단에 의한 피제수의 보정은 피제수의 부호비트인 최상위비트를 상기 피제수에서 감산하는 처리인 제산회로
  15. 각각 2의 보수로 표현된 피제수의 부호와 제수의 부호에서 목의 부호를 취득하는 수단, 피제수의 부호비트인 최상위 비트를 상기 피제수에서 감산해서 취득한 값을 유지하는 피제수 레지스터, 피제수의 부호와 제수의 부호에 따라 상기 피제수
    레지스터의 값에서 제수를 감산 또는 가산해서 부분잉여로 하고, 부분잉여의 부호와 제수의 부호에 따라서 상기 부분잉여에서 제수를 감산 또는 가산해서 새로운 부분잉여로써 취득하는 제1의 연산수단, 상기 제1의 연산수단에서 취득되는 부분잉여의 부호와 제수의 부호에 따라서 순차적으로 몫 비스를 취득하는 제2의 연산수단, 상기 제2의 연산수단에서 취득된 몫에 상기 몫의 부호비트를 가산하는 몫 보정수단을 포함하는 제산회로.
  16. 특허청구의 범위 제15항에 있어서, 상기 피제수 레지스터는 상기 제1의 연산수단에 의한 감산 또는 가산에 의해서 얻어진 부분잉여를 1비트 상위로 시프트함과 동시에 그때의 몫 비스가 최하위 비트로 시프트인되어 몫과 잉여를 유지하는 것인 제산회로.
  17. 피제수 레지스터, 제수레지스터, 제1의 제어비트 저장수단, 제2의 제어비트 저장수단, 상기 피제수 레지스터에 저장된 2의 보수의 부호를 제1의 제어비트 저장수단에 저장하는 수단, 상기 제수레지스터에 저장된 2의 보수의 부호를 제2의 제어비트 저장수단에 저장하는 수단, 상기 제1의 제어비트 저장수단의 내용을 피제수 레지스터의 부호비트로 간주한 수를 제1의 피제수로 하고, 상기 제1의 피제수가 부인 경우에는 제1의 피제수에서 그의 LSB의 비중을 갖는 1을 감산한 결과를 제2의 피제수로 하고, 상기 제1의 피제수가 0 또는 정인 경우에는 상기 제1의 피제수를 제2의 피제수로 하는 수단, 상기 제2의 피제수의 제1의 제어비트 저장수단의 부호로 하고, 상기 제2의 피제수를 피제수 레지스터에 저장하는 수단, 상기 제1의 제어비트 저장수단의 내용을 피제수 레지스터의 부호 비트로 간주한 수를 피제수 또는 부분잉여로 하고, 상기 제2의 제어비트 저장수단의 내용을 제수레지스터의 부호비트로 간주한 수를 제수로 하고, 상기 제1의 제어비트 저장수단과 상기 제2의 제어비트 저장수단과의 부호가 동일한 경우에 피제수 또는 부분잉여에서 제수를 감산하고, 상기 제1의 제어비트 저장수단과 상기 제2의 제어비트 저장수단과의 부호가 다른 경우에는 피제수 또는 부분잉여에 제수를 가산하는 수단, 상기 가감산의 결과의 부호를 얻는 수단, 상기 가감산전의 제어비트 저장수단의 부호와 상기 가감산의 부호가 동일한 경우에 상기 가감산전의 피제수 또는 부분잉여의 절대값은 제수의 절대값보다 크던가 동일하고, 상기 가감산전의 제1의 제어비트 저장수단의 부호와 상기 가감산의 부호가 다른 경우에 상기 가감전의 피제수 또는 부분잉여의 절대값은 제수의 절대값보다 작다고 판단해서 몫 비트를 구하는 수단을 포함하는 제산회로.
  18. 피제수 레지스터, 제수레지스터, 제1의 제어비트 저장수단, 제2의 제어비트 저장수단, 상기 피제수 레지스터에 저장된 2의 보수의 부호를 제1의 제어비트 저장수단에 저장하는 수단, 상기 제수레지스터에 저장된 2의 보수의 부호를 제2의 제어비트 저장수단에 저장하는 수단, 상기 제1의 제어비트 저장수단의 내용을 피제수 레지스터의 부호비트로 간주한 수를 제1의 피제수로 하고, 상기 제1의 피제수의 LSB에서 그의 부호비트를 감산한 값을 제2의 피제수로 하는 수단, 상기 제2의 피제수의 부호를 제1의 제어비트 저장수단의 부호로 하고, 상기 제2의 피제수를 피제수 레지스터에 저장하는 수단, 상기 제1의 제어비트 저장수단과 상기 제2의 제어비트저장수단과의 부호가 동일한 경우에 정의 부호를 저장하고, 제1의 제어비트 저장수단과, 제2의 제어비트 저장수단과의 부호가 다른 경우에 부의 부호를 저장하는 제3의 제어비트 저장수단, 상기 제1의 제어비트 저장수단과 상기 제2의 제어비트 저장수단과의 부호가 동일한 경우에 감산명령을 발행하고, 상기 제1의 제어비트 저장수단과 상기 제2의 제어비트 저장수단과의 부호가 다른 경우에는 가산명령을 발행하는 수단, 상기 제1의 제어비트 저장수단의 내용을 피제수 레지스터의 부호비트로 간주한 수를 1비트 상위로 시프트한 수를 피제수 또는 부분잉여로 하고, 상기 제2의 제어비트 저장수단의 내용을 제수 레지스터의 부호비트로 간주한 수를 제수로하고, 상기 감산명령 또는 가산 명령에 따라 피제수 또는 부분잉여에 대해서 제수를 가산 또는 감산하는 수단, 상기 가감산의 결과의 부호를 제1의 제어비트 저장수단에 저장하는 수단, 상기 가감산의 결과를 피제수 레지스터에 저장하는 수단, 상기 제1의 제어비트 저장수단의 부호비트와 상기 제2의 제어비트 저장수단의 부호비트와의 배타적 논리합의 부정을 몫 비트로하는 수단, 몫 비트가 시프트인되는 몫 저장수단, 소정 비트수의 몫 비트를 구한 후에 제3의 제어비트 저장수단의 부호가 부인 경우에 1의 보수로 표현된 몫을 2이 보수로 변환하는 몫 보정수단을 포함하는 제산회로.
  19. 최초의 피제수의 부호를 저장하는 제4의 제어비트 저장수단, 제1의 제어비트 저장수단에 저장된 최후의 부분잉여의 부호가 상기 제4의 제어비트 저장수단의 부호가 동일한 경우에는 보정을 실행하지 않고, 제1의 제어 비트 저장수단의 상기 부호와 제4의 제어비트 저장수단의 부호가 다른 경우에 있어서, 제1의 제어비트 저장수단의 상기 부호와 제2의 제어비트 저장수단의 부호가 동일한 경우에는 부분잉여에 제수를 가산하는 제1의 제어비트 저장수단의 상기 부호와 제2의 제어비트 저장수단의 부호가 다른 경우에는 부분잉여에 제수를 가산하는 제1의 잉여보정수단, 상기 제4의 제어비트 저장수단의 부호가 정인 경우는 보정하지 않고, 상기 제4의 제어비트 저장수단의 부호가 부인 경우는 부분잉여의 LSB에 1을 가산하는 제2의 잉여보정수단을 포함하는 제산회로.
  20. 피제수 또는 부분잉여의 부호와 제수의 부호에 따라서 피제수 또는 부분잉여에서 제수를 감산 또는 가산해서 새로운 부분잉여를 취득함과 동시에 취득된 부분잉여의 부호와 제수의 부호에 따라서 몫비트를 취득하는 제산 처리의 반복에 따라서 부호화의 제산을 실행하는 제산방법에 있어서, 상기 제산처리에 앞서서 피제수의 부호와 제수의 부호에서 몫의 부호를 취득함과 동시에 피제수가 부일때는 이 피제수에서 상기 피제수의 LSB의 비중을 갖는 1을 감산해서 피제수의 보정을 실행하고, 보정된 피제수를 상기 제산처리의 대상으로 하는 전처리스탭, 상기 재산처리의 반복에 의해서 취득된 몫을 몫의 부호에 따라서 보정하는 후처리스텝을 포함하는 제산방법
  21. 특허청구의 범위 제20항에 있어서, 상기 전처리스텝에서의 피제수의 보정은 피제수의 부호비트인 최상위비트를 상기 피제수에서 감산하는 스텝인 제산방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임
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