JPS6131896B2 - - Google Patents
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- Publication number
- JPS6131896B2 JPS6131896B2 JP12409080A JP12409080A JPS6131896B2 JP S6131896 B2 JPS6131896 B2 JP S6131896B2 JP 12409080 A JP12409080 A JP 12409080A JP 12409080 A JP12409080 A JP 12409080A JP S6131896 B2 JPS6131896 B2 JP S6131896B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- contents
- program counter
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
本発明はプログラム制御装置の改良に関する。
例えばマイクロプログラムのシーケンス制御部
には、ループ制御用のレジスタ又はカウンタ、あ
るいはサブルーチンリンク用の戻り番地格納レジ
スタ又はスタツクなどを設けたものがある。しか
しながら、従来の装置においては、これらが別々
であつたために、特にループ制御においては第１
図ａに示す１種類のループパターンにしか適用で
きなつた。 本発明はループとして全てのありうるパターン
に対して高速の繰り返しを実現できるプログラム
制御装置を提供するとを目的とする。 第１図ａ，ｂ，ｃは夫々ループパターンを示す
もので、同図ｂが最も一般形であり、同図ａは処
理Ｂがない場合、同図ｃは処理Ａがない場合に相
当する。 本発明は同図ｂに等価な第２図ａを実現するこ
とができる。当然第１図ａとともに第１図ｃに等
価な第２図ｂも実現できる。 本発明においては、少なくとも一部の命令とし
て拡張機能を指定するための拡張フイールドを有
する。この拡張フイールドに特定のコードが存在
する場合にループを行なうこことができる。また
通常のサブルーチン呼出し命令の場合のリターン
動作もこの拡張フイールドにより指定するとがで
きる。 第３図に本発明の一実施例としてのマイクロプ
ログラム制御装置のブロツク図を示す。図におい
て、１はマイクロ命令で構成されたマイクロプロ
グラムを収容するマイクロプログラムメモリ
（MPM）、２はMPM1から読み出された実行すべ
きマイクロ命令を格納するマイクロ命令レジスタ
（MIR）、３はMPM1から読み出すべき次に実行す
るマイクロ命令のアドレスを保持するマイクロプ
ログラムカウンタ（MPC）、４は補助レジスタ
（AR）、５はMPC３又はAR４の出力を選択的に
MPM1に供給するためのデータセレクタ
（SEL）、６はSEL５の出力に１を加算する（＋
１）回路、７は減算用カウンタ（CNTR）、８は
CNTR７の出力から１を引く（−１）回路、９は
CNTR7の出力が０（ａ“０”）であることを
検出する検出回路、１０はMIR2内のマイクロ命
令を解読して各種制御信号を発生するデコーダ
（DEC）、１１は被制御対象であり例えば演算回
路（ALU）等である。 マイクロ命令の、例えばRegister to Register
タイプは第４図に示すように４ビツトの拡張フイ
ールドＥを持つ。いま、MIR2内のマイクロ命令
のＥフイールドがコード“LOOP”であると、
DEC10は通常の方法で被制御対象を制御する信
号を発生するとともに、ＥフイールドがLOOPで
あることを検出して線１２を介してそのときの
MPC3の値をAR4にセツトする。また本実施例で
はマイクロ命令の実行とマイクロ命令との読出し
とがパイプライン化されてるので、このとき
MPC3自身は（＋１）回路６によつて１だけ増加
される（SEL5は通常MPC3の出力を選択してい
る）。 また、MIR2内のマイクロ命令がサブルーチン
コール命令（CALL）であると、DEC10は線１３
を介してMPC3の値をAR4にセツトするととも
に、絶４を介してMIR2内の分岐先アドレスを
MPC3にセツトする。 更に、MIR2内のマイクロ命令のＥフイールド
がコード“TEX”であると検出回路９が調べら
れる。検出回路９はCNTR7の値が０でなければ
線１５が“１”となり、ANDゲート１６、ORゲ
ート１７を介してSEL5はAR4の出力を選択す
る。したがつて、MPM1からはAR4の内容で指定
されるマイクロ命令が読み出されるとともに、
AR4の値を（＋１）回路６によつて１だけ増加し
た値がMPC3にセツトされる。このときCNTR7
の値は（−１）回路８により１だけ減少する。ま
た、DEC10が“TEX”を検出したときにCNTR7
の値が０であると、SEL5はMPC3の出力を選択
するのでMPC3の値は（＋１）回路６によつて１
だけ増加する。 また更に、MIR2内のマイクロ命令のＥフイー
ルドがコード“RET”である、DEC10は線１
８、ORゲート１７を介してSEL5がAR4の出力を
選択するように制御し、MPM1からはAR4の内容
で指定されるマイクロ命令が読み出されるととも
にMPC3にはAR4の値に１を加算した値がセツト
される。 これらの動作により以下に示す多くのループパ
ターンが実現できる。
には、ループ制御用のレジスタ又はカウンタ、あ
るいはサブルーチンリンク用の戻り番地格納レジ
スタ又はスタツクなどを設けたものがある。しか
しながら、従来の装置においては、これらが別々
であつたために、特にループ制御においては第１
図ａに示す１種類のループパターンにしか適用で
きなつた。 本発明はループとして全てのありうるパターン
に対して高速の繰り返しを実現できるプログラム
制御装置を提供するとを目的とする。 第１図ａ，ｂ，ｃは夫々ループパターンを示す
もので、同図ｂが最も一般形であり、同図ａは処
理Ｂがない場合、同図ｃは処理Ａがない場合に相
当する。 本発明は同図ｂに等価な第２図ａを実現するこ
とができる。当然第１図ａとともに第１図ｃに等
価な第２図ｂも実現できる。 本発明においては、少なくとも一部の命令とし
て拡張機能を指定するための拡張フイールドを有
する。この拡張フイールドに特定のコードが存在
する場合にループを行なうこことができる。また
通常のサブルーチン呼出し命令の場合のリターン
動作もこの拡張フイールドにより指定するとがで
きる。 第３図に本発明の一実施例としてのマイクロプ
ログラム制御装置のブロツク図を示す。図におい
て、１はマイクロ命令で構成されたマイクロプロ
グラムを収容するマイクロプログラムメモリ
（MPM）、２はMPM1から読み出された実行すべ
きマイクロ命令を格納するマイクロ命令レジスタ
（MIR）、３はMPM1から読み出すべき次に実行す
るマイクロ命令のアドレスを保持するマイクロプ
ログラムカウンタ（MPC）、４は補助レジスタ
（AR）、５はMPC３又はAR４の出力を選択的に
MPM1に供給するためのデータセレクタ
（SEL）、６はSEL５の出力に１を加算する（＋
１）回路、７は減算用カウンタ（CNTR）、８は
CNTR７の出力から１を引く（−１）回路、９は
CNTR7の出力が０（ａ“０”）であることを
検出する検出回路、１０はMIR2内のマイクロ命
令を解読して各種制御信号を発生するデコーダ
（DEC）、１１は被制御対象であり例えば演算回
路（ALU）等である。 マイクロ命令の、例えばRegister to Register
タイプは第４図に示すように４ビツトの拡張フイ
ールドＥを持つ。いま、MIR2内のマイクロ命令
のＥフイールドがコード“LOOP”であると、
DEC10は通常の方法で被制御対象を制御する信
号を発生するとともに、ＥフイールドがLOOPで
あることを検出して線１２を介してそのときの
MPC3の値をAR4にセツトする。また本実施例で
はマイクロ命令の実行とマイクロ命令との読出し
とがパイプライン化されてるので、このとき
MPC3自身は（＋１）回路６によつて１だけ増加
される（SEL5は通常MPC3の出力を選択してい
る）。 また、MIR2内のマイクロ命令がサブルーチン
コール命令（CALL）であると、DEC10は線１３
を介してMPC3の値をAR4にセツトするととも
に、絶４を介してMIR2内の分岐先アドレスを
MPC3にセツトする。 更に、MIR2内のマイクロ命令のＥフイールド
がコード“TEX”であると検出回路９が調べら
れる。検出回路９はCNTR7の値が０でなければ
線１５が“１”となり、ANDゲート１６、ORゲ
ート１７を介してSEL5はAR4の出力を選択す
る。したがつて、MPM1からはAR4の内容で指定
されるマイクロ命令が読み出されるとともに、
AR4の値を（＋１）回路６によつて１だけ増加し
た値がMPC3にセツトされる。このときCNTR7
の値は（−１）回路８により１だけ減少する。ま
た、DEC10が“TEX”を検出したときにCNTR7
の値が０であると、SEL5はMPC3の出力を選択
するのでMPC3の値は（＋１）回路６によつて１
だけ増加する。 また更に、MIR2内のマイクロ命令のＥフイー
ルドがコード“RET”である、DEC10は線１
８、ORゲート１７を介してSEL5がAR4の出力を
選択するように制御し、MPM1からはAR4の内容
で指定されるマイクロ命令が読み出されるととも
にMPC3にはAR4の値に１を加算した値がセツト
される。 これらの動作により以下に示す多くのループパ
ターンが実現できる。
【表】
これは第１図ａに示すループパターンの例であ
る。100番地のマイクロ命令でCNTR7に（ｎ−
１）がセツトされ、101番地のマイクロ命令の実
行時にMPC3の値（＝102）がAR4に移される。
その後104番地のマイクロ命令ではCNTR7の値が
０でない場合にAR4の値＋１（＝103）がMPC3
にセツトされ同時にMPM1からはAR4の値（＝
102）に対応するマイクロ命令が読み出されて
CNTR7の値が１だけ減少する。したがつて102〜
104番地をｎ回繰り返すことになり、ｎ回目の104
番地マイクロ命令実行時にはCNTR7の値が０と
なつているのでMPM1からはMPC3の値（105）
に対応するマイクロ命令が読み出される。
る。100番地のマイクロ命令でCNTR7に（ｎ−
１）がセツトされ、101番地のマイクロ命令の実
行時にMPC3の値（＝102）がAR4に移される。
その後104番地のマイクロ命令ではCNTR7の値が
０でない場合にAR4の値＋１（＝103）がMPC3
にセツトされ同時にMPM1からはAR4の値（＝
102）に対応するマイクロ命令が読み出されて
CNTR7の値が１だけ減少する。したがつて102〜
104番地をｎ回繰り返すことになり、ｎ回目の104
番地マイクロ命令実行時にはCNTR7の値が０と
なつているのでMPM1からはMPC3の値（105）
に対応するマイクロ命令が読み出される。
【表】
これは第１図ａに示すループパターンの特殊な
場合としての１マイクロ命令のみを繰り返し実行
する場合である。202番地マイクロ命令（A1）が
ｎ回実行される。
場合としての１マイクロ命令のみを繰り返し実行
する場合である。202番地マイクロ命令（A1）が
ｎ回実行される。
【表】
… …
これは第２図ａに示すループパターンの例であ
る。301番地のサブルーチンコール命令により
AR4にはそのときのMPC3の値（＝302）がセツ
トされ、MPC3にはサブルーチンコール命令のＡ
（＝305）がセツトされる。
これは第２図ａに示すループパターンの例であ
る。301番地のサブルーチンコール命令により
AR4にはそのときのMPC3の値（＝302）がセツ
トされ、MPC3にはサブルーチンコール命令のＡ
（＝305）がセツトされる。
【表】
これはサブルーチンコール、リターンの例であ
る。
る。
【表】
これは第２図ｂに示すループパターンの例であ
る。 以上のように、本発明によれば、ループのため
の判断分岐の時間が不要であり、高速の繰り返し
アルゴリズムが実現できる。またループとして全
てのありうるパターンに対して高速の繰り返しが
可能である。その特別な場合としてマイクロ命令
のみのループが可能である。更に、ループのため
の先頭番地の格納レジスタとサブルーチンコール
用の戻り番地格納レジスタが共通となつているの
でハードウエア量が少ない利点がある。 本発明は上記実施例に限定されるものではな
い。特に上記実施例ではマイクロプログラムを例
として示したが、直接実行型の機械語プログラ
ム、ナノプログラム、ピコプログラムにも適用で
きる。
る。 以上のように、本発明によれば、ループのため
の判断分岐の時間が不要であり、高速の繰り返し
アルゴリズムが実現できる。またループとして全
てのありうるパターンに対して高速の繰り返しが
可能である。その特別な場合としてマイクロ命令
のみのループが可能である。更に、ループのため
の先頭番地の格納レジスタとサブルーチンコール
用の戻り番地格納レジスタが共通となつているの
でハードウエア量が少ない利点がある。 本発明は上記実施例に限定されるものではな
い。特に上記実施例ではマイクロプログラムを例
として示したが、直接実行型の機械語プログラ
ム、ナノプログラム、ピコプログラムにも適用で
きる。
第１図ａ，ｂ，ｃ及び第２図ａ，ｂはループパ
ターンを示す図、第３図は本発明の一実施例を示
すブロツク図、第４図はマイクロ命令のフオーマ
ツトを示す図である。 １…マイクロプログラムメモリ、２…マイクロ
命令レジスタ、３…マイクロプログラムカウン
タ、４…補助レジスタ、５…データセレクタ、７
…減算用カウンタ、９…検出回路、１０…デコー
ダ。
ターンを示す図、第３図は本発明の一実施例を示
すブロツク図、第４図はマイクロ命令のフオーマ
ツトを示す図である。 １…マイクロプログラムメモリ、２…マイクロ
命令レジスタ、３…マイクロプログラムカウン
タ、４…補助レジスタ、５…データセレクタ、７
…減算用カウンタ、９…検出回路、１０…デコー
ダ。
Claims (1)
- １ 拡張機能を指定する拡張フイールドを有する
命令を少なくとも一部として含む命令群を収容す
る記憶装置と、この記憶装置から取り出された実
行すべき命令を格納する命令レジスタと、次に実
行すべき命令の格納アドレスを保持するプログラ
ムカウンタと、前記命令レジスタの内容を解読す
るデコーダと、前記プログラムカウンタに接続さ
れた補助レジスタと、プログラムの流れを示す情
報を収容した条件レジスタと、この条件レジスタ
の内容を検出して判断分岐を行なう手段と、前記
デコーダにより前記命令レジスタ内の命令の拡張
フイールドに第１のコードがあることを検出した
ときに前記プログラムカウンタの内容を前記補助
レジスタへ移す手段と、前記デコーダにより前記
命令レジスタ内の命令がサブルーチン呼出し命令
であることを検出したときに前記プログラムカウ
ンタの内容を前記補助レジスタへ移すとともにサ
ブルーチンの先頭アドレスを前記プログラムカウ
ンタにセツトする手段と、前記デコーダにより前
記命令レジスタ内の命令の拡張フイールドに第２
のコードがあることを検出したときに前記判断分
岐手段が分岐を指定している場合には前記補助レ
ジスタの内容に対応する命令を前記記憶装置から
読み出すとともに前記補助レジスタの内容を歩進
させた値を前記プログラムカウンタにセツトする
手段と、前記デコーダにより前記命令レジスタ内
の命令の拡張フイールドに第３のコードがあるこ
とを検出したときに前記補助レジスタの内容に対
応する命令を前記記憶装置から読み出すとともに
前記補助レジスタの内容を歩進させた値を前記プ
ログラムカウンタにセツトする手段とを備えたと
を特徴とするプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12409080A JPS5750051A (en) | 1980-09-09 | 1980-09-09 | Program controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12409080A JPS5750051A (en) | 1980-09-09 | 1980-09-09 | Program controller |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750051A JPS5750051A (en) | 1982-03-24 |
| JPS6131896B2 true JPS6131896B2 (ja) | 1986-07-23 |
Family
ID=14876672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12409080A Granted JPS5750051A (en) | 1980-09-09 | 1980-09-09 | Program controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5750051A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607536A (ja) * | 1983-06-24 | 1985-01-16 | Mitsubishi Electric Corp | 情報処理装置 |
| JPS60132242A (ja) * | 1983-12-20 | 1985-07-15 | Matsushita Electric Ind Co Ltd | プログラム制御装置 |
| JP2584156B2 (ja) * | 1990-09-03 | 1997-02-19 | 松下電器産業株式会社 | プログラム制御型プロセッサ |
| WO2009157036A1 (ja) * | 2008-06-24 | 2009-12-30 | 富士通株式会社 | 情報処理装置及び制御方法 |
-
1980
- 1980-09-09 JP JP12409080A patent/JPS5750051A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750051A (en) | 1982-03-24 |
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