JPH09237186A - ループ制御装置およびプロセッサ - Google Patents

Abstract

(57)【要約】 【課題】パイプラインや複数の演算器を持つプロセッサ
のループ制御に要する実行サイクル数を削減する。 【解決手段】演算装置５とデータの受渡しを行なう経路
を持ち、命令により任意の値を設定可能なループ開始ア
ドレスを維持するループ開始アドレスレジスタ１１と、
ループ終了アドレスを維持するループ終了レジスタ１２
と、反復回数をカウントするループカウンタ１３と、ル
ープ範囲の終了を検出する比較器１４とからなる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はループ制御装置およ
びプロセッサに関する。

【０００２】

【従来の技術】ループは反復して実行される命令ブロッ
クから構成され、ベクトル演算や行列演算、画像処理等
に用いられる。

【０００３】ソフトウェアによってループを実現するに
は、ループ回数を管理するためにレジスタまたはメモリ
を割り当て、ループの最後で割り当てたレジスタまたは
メモリの値を１減らし、結果が非０であればループの先
頭に分岐することにより行う。しかし、ソフトウェアの
みによってループを実現する場合、ループ制御を行うた
めだけに減分/比較/分岐処理がループ毎に必要となり、
オーバーヘッドが生じる。

【０００４】このようなオーバヘッドを削減する手法と
して、特開平２−１８３８３１号公報に開示された手法
がある。この手法では、ループ初期化命令を用意し、ル
ープ初期化命令でループ反復回数及びループ範囲内に存
在する命令数を指定することで、ループ範囲内からルー
プ制御を行う上で必要な減分/比較/分岐処理に要する実
行サイクル数を削減している。

【０００５】ところが、この手法では必ずループ範囲の
直前にループ初期化命令を配置する必要があり、命令記
述位置を制限する。この制限により、パイプラインや複
数の演算器を持つプロセッサにおいて処理の高速化に重
要な役割を果たす命令記述位置の最適化が困難となる。

【０００６】パイプラインを持つプロセッサで命令記述
位置の重要性を示す例として図１及び図２に命令１０１
Ｂと１０１Ｃの位置が入れ替わっている以外全く同様の
処理を行なう二つのプログラムを示す。プロセッサが加
算命令の実行を２ステージのパイプラインで処理する場
合、それぞれのプログラムを実行した際のパイプライン
の動作は図３及び図４に示したようになり、実行に必要
なサイクル数が２サイクル異なる。これは命令１０１Ｂ
が命令１０１Ａの結果を、命令１０１Ｄが命令１０１Ｃ
の結果をそれぞれ必要とする為、図１に示したプログラ
ムの実行では命令１０１Ａ，１０１Ｃの終了を待つ必要
が生じ、何も処理を行なっていない空きスロット１１１
Ａ，１１１Ｂがパイプラインに発生するのに比べ、図２
に示したプログラムの実行では命令１０１Ａの実行中に
命令１０１Ａの結果を必要としない命令１０１Ｃを実行
するため、命令１０１Ａ，１０１Ｃの終了を待つのに必
要な空きスロットがパイプラインに発生しないからであ
る。

【０００７】このように、パイプライン処理を行なうプ
ロセッサでは空きスロットをできるだけ発生させないよ
う命令記述位置を最適化することが実行サイクル数の削
減、すなわち処理の高速化に重要な役割を果たす。

【０００８】

【発明が解決しようとする課題】パイプラインや複数の
演算器をもつプロセッサのループ制御に要する実行サイ
クル数を削減することである。

【０００９】

【課題を解決するための手段】本発明では、ループ制御
を行うためにハードウェアを設け、そのハードウェアの
初期化を行う専用のループ初期化命令を用いる。ループ
制御を行うハードウェアはループ開始アドレスを維持す
るループ開始アドレスレジスタ、ループ終了アドレスを
維持するループ終了アドレスレジスタ、残りの反復回数
を管理するループカウンタ及び現在実行している命令の
アドレスとループ終了アドレスの一致を検出する比較器
により構成される。ループ開始アドレスレジスタ、ルー
プ終了アドレスレジスタ、ループカウンタは、ループ初
期化命令に相当するループ開始アドレス指定命令、ルー
プ終了アドレス指定命令、反復回数指定命令によりそれ
ぞれ内容を直接設定可能なように構成する。

【００１０】まず、ループ開始アドレス指定命令、ルー
プ終了アドレス指定命令、反復回数指定命令の３つから
成るループ初期化命令によってループ制御ハードウェア
の設定が行われる。ループ開始アドレス指定命令により
指定されたループ開始アドレスがループ開始アドレスレ
ジスタに設定され、ループ終了アドレス指定命令により
指定されたループ終了アドレスがループ終了アドレスレ
ジスタに設定され、さらに反復回数指定命令により指定
された反復回数がループカウンタに設定される。

【００１１】現在プロセッサが読み込もうとしている命
令のアドレスを管理するプログラムカウンタの内容とル
ープ終了アドレスレジスタの内容は比較器によって常時
比較され、比較器が一致を検出すると、ループカウンタ
の内容が非０の場合には、ループカウンタの内容が減分
され、さらにループ開始アドレスレジスタの内容がプロ
グラムカウンタ転送され、分岐が実行される。一方、比
較器が一致を検出し、ループカウンタの内容が０であっ
た場合には、ループカウンタの内容は減分されず、ルー
プ開始アドレスレジスタの内容もプログラムカウンタに
転送されない為、プログラムカウンタはループ範囲の次
の命令を指すこととなり、ループ処理は終了する。

【００１２】ループ開始アドレス指定命令によりループ
開始アドレスを直接指定する為、ループ初期化命令を必
ずしもループ範囲の直前に記述する必要がなくなり、ル
ープ初期化命令記述位置の最適化が可能となる。

【００１３】これにより、課題となっていたパイプライ
ンや複数の演算器を持つプロセッサのループ制御に要す
る実行サイクル数の削減が実現可能となる。

【００１４】

【発明の実施の形態】実施例として本発明を用いたプロ
セッサの構成例を図５に示す。プロセッサが読み込もう
としている命令の存在するアドレスを管理しているプロ
グラムカウンタ１、記憶装置３とプロセッサ内部のデー
タ転送を制御する記憶制御装置２、プログラムやデータ
を保持する記憶装置３、記憶装置３から記憶制御装置２
を介して読み込んだ命令を解読して演算装置５の制御を
行なう命令解読装置４、実際に演算処理を行なう演算装
置５、演算に必要なデータや演算結果を保持する汎用レ
ジスタ６、ループの制御を行なうループ制御装置７で構
成されている。

【００１５】プロセッサは記憶装置３に存在するプログ
ラムにしたがって動作を行う。プロセッサはプログラム
カウンタ１の示すアドレスを用いて記憶装置３から命令
を読み込み、通常では命令を読み込んだ後に次の命令ア
ドレスを指すようにプログラムカウンタ１を更新する。
しかし、演算装置５またはループ制御装置７から値が代
入された場合には、プログラムカウンタ１の値はこれら
の装置から代入された値となり分岐が実行される。

【００１６】プロセッサが命令を記憶装置３から読み込
む場合、プログラムカウンタ１の値が命令アドレスとし
て記憶制御装置２に伝えられ、記憶制御装置２はこの命
令アドレスにしたがって記憶装置３より命令をプロセッ
サに読み込む。

【００１７】読み込まれた命令は記憶制御装置２を介し
て命令解読装置４に送られ、命令解読装置４は命令にし
たがって適切な制御信号を発生し、演算装置５を制御す
る。

【００１８】演算装置５は汎用レジスタ６、ループ制御
装置７及びプログラムカウンタ１とのデータのやりとり
が可能であり、さらに記憶制御装置２を介すことで記憶
装置３とのデータのやりとりも可能であるため、命令解
読装置４からの制御信号にしたがってこれらデータの演
算や転送を行う。演算装置５はパイプライン処理を用い
て演算処理を行い、また演算処理中に転送処理を独立し
て行うことが可能である。

【００１９】ループ制御を行うハードウェアであるルー
プ制御装置７の内部構成は図６に示したようになってお
り、ループ開始アドレスを維持するループ開始アドレス
レジスタ(lsr)１１、ループ終了アドレスを維持するル
ープ終了アドレスレジスタ(ler)１２、残りの反復回数
を維持するループカウンタ(lc)１３、及び現在プロセッ
サが読み込もうとしている命令のアドレスを維持するプ
ログラムカウンタ１の内容とループ終了アドレスレジス
タ１２の内容の一致を検出する比較器１４で構成され
る。

【００２０】ループ制御装置７の初期化を行う為には専
用の転送命令を用い、この転送命令はループ開始アドレ
スレジスタ１１を設定するmove lsa命令、ループ終了ア
ドレスレジスタ１２を設定するmove lea命令、ループカ
ウンタ１３を設定するmove lc命令の３命令により構成
される。

【００２１】プログラムカウンタ１の内容とループ終了
アドレスレジスタ１２の内容は比較器１４で常時比較さ
れており、比較器１４が出力する一致検出信号１６はル
ープカウンタ１３のカウント動作制御及びループ開始ア
ドレスレジスタ１１からプログラムカウンタ１への値の
書き込み制御に用いられる。ループカウンタ１３は比較
器１４からの一致検出信号１６により、その時点でのル
ープカウンタ１３の値が非０である場合には値を減分す
る。しかしその時点でのループカウンタ１３の値が０で
ある場合には値の更新は行わない。また、ループカウン
タ１３はカウント値が非０の場合非０検出信号１７を出
力し、非０検出信号１７は比較器１４の出力する一致検
出信号１６と共にループ開始アドレスレジスタ１１から
プログラムカウンタ１への値の書き込み制御に用いられ
る。

【００２２】比較器１４の出力する一致検出信号１６及
びループカウンタ１３の出力する非０検出信号１７が同
時に発生するとループ開始アドレスレジスタ１１の値が
プログラムカウンタ１５へ書き込まれ、ループ開始アド
レスへの分岐が実行される。

【００２３】このように構成することで、ループカウン
タ１３が０になるまで、ループカウンタ１３を減分しな
がらループ開始アドレスレジスタ１１の示すアドレスと
ループ終了アドレスレジスタ１２の示すアドレスの間に
存在する命令ブロックを繰り返し実行することになるの
で、ループ処理を実現することができる。さらに、ルー
プ開始アドレスレジスタ１１を設定する専用のmove lsa
命令を用意したことで、ループ初期化命令に相当する命
令をループ範囲の直前以外に記述することが可能とな
る。

【００２４】次に、図５に示したプロセッサのプログラ
ム実行時における命令実行タイミングの例をループ開始
アドレス指定命令の存在しないループ制御方式をもつプ
ロセッサと比較して説明する。ループ開始アドレス指定
命令の存在しないループ制御方式をもつプロセッサ用の
プログラム例とその実行タイミングを図７、図８に、図
５に示したプロセッサのプログラム例とその実行タイミ
ングを図９、図１０に示す。ループ開始アドレス指定命
令の存在しないプロセッサではループ初期化命令に相当
する転送命令２３，２４をループ範囲の直前に記述する
ことでループ開始アドレスを示す必要がある。この場
合、instA２０の実行に必要なステージがｎでinstB２１
がinstA２０の実行結果を必要とする場合、図８の命令
実行タイミングが示すように、instA２０の実行が終了
するまでのｎサイクルの間instB２１以降の実行は開始
されず、instA２０の実行結果を必要としないループ初
期化命令に相当する転送命令２３，２４も実行されな
い。

【００２５】ところが本発明を用いた手法ではループ初
期化命令によって明示的にループ開始アドレスを指定可
能な為、instA２０とinstB２１の間にループ初期化命令
に相当する転送命令２２〜２４を記述でき、instA１０
の実行期間中にループ初期化命令に相当する転送命令２
２〜２４を実行可能となり、空きスロットを削減できる
ため、効率の良い実行が可能となる。この結果、実施例
ではｎ＝３の場合、１サイクル、ｎが４以上の場合２サ
イクル実行サイクルを削減することができる。

【００２６】別の実施例として、本発明を用いたＶＬＩ
Ｗ方式のプロセッサの構成例を図１１に示す。

【００２７】このプロセッサは基本的に図５に示したプ
ロセッサと同様の動作を行う。しかし、演算装置５Ａ〜
５Ｄ及びこれに関係する命令解読装置４Ａ〜４Ｄ、汎用
レジスタ６Ａ〜６Ｄが存在し、独立した命令をそれぞれ
の演算装置５Ａ〜５Ｄに対して同時に発行可能である。
これに伴い記憶装置３から記憶制御装置２を介して読み
込まれる命令は、図１２に示すように４個の命令フィー
ルド９Ａ〜９Ｄにより構成される長命令１０となってお
り、１命令フィールドには図５に示したプロセッサの１
命令が記述される。また、プログラムカウンタ１も長命
令単位でプロセッサが現在読み込もうとしているアドレ
スを管理している為、分岐も長命令単位で行われる。

【００２８】記憶装置３からプロセッサに読み込まれた
長命令は、まず記憶制御装置２を介して命令分配装置８
に送られ、命令分配装置８で独立した４個の命令に分解
された後に、それぞれ命令解読装置４Ａ〜４Ｄに送られ
る。命令解読装置４Ａ〜４Ｄはそれぞれ演算装置５Ａ〜
５Ｄの制御を行うことで命令の実行を行う。

【００２９】演算装置５Ａ〜５Ｄにはそれぞれ専用の汎
用レジスタ６Ａ〜６Ｄが接続されている他、プログラム
カウンタ１、ループ制御装置７、記憶制御装置２が接続
され、さらに演算装置５Ａ〜５Ｄ間で相互に接続されて
いる。演算装置５Ａ〜５Ｄは接続された装置からデータ
を得て演算処理をしたり接続された装置間のデータ転送
をすることで、命令の実行を行う。

【００３０】ループ制御装置７の動作は図５に示したプ
ロセッサと同じであるが、ループ開始アドレスレジスタ
１１及びループ終了アドレスレジスタ１２に設定するア
ドレスは長命令単位となる。

【００３１】次に、ループ開始アドレス指定命令の存在
しないループ制御方式を用いたＶＬＩＷ方式のプロセッ
サでの命令スロットの使用例を図１３に、図１２に示し
たプロセッサでの命令スロットの使用例を図１４に示
し、両者の違いを説明する。

【００３２】図１３に示したように命令スロット４２，
４４，４８がnop(No Operation)となる場合でも、ルー
プ開始アドレス指定命令の存在しないプロセッサではル
ープ初期化命令に相当する転送命令をループ範囲の直前
に記述する必要があるため、ループ初期化命令に相当す
る転送命令を記述する為の命令スロット５３，５４を別
に用意する必要がある。しかし本発明を用いた方式で
は、ループ初期化命令をループ範囲の直前に記述する必
要がない為、図１４に示すように命令スロット４２，４
４，４８をループ初期化命令に相当する転送命令の為に
用いることができる。この結果、長命令１命令分プログ
ラムステップを削減でき、プログラムサイズ及び実行サ
イクルの削減に役立つ。

【００３３】

【発明の効果】本発明により、プログラム中におけるル
ープ初期化命令記述位置の最適化が可能となり、ループ
初期化命令によるオーバーヘッドを削減できる。特にＶ
ＬＩＷ方式のプロセッサに本発明を適用した場合には、
プログラム中に含まれるnop命令の命令スロットをルー
プ初期化命令に活用でき、長命令を削減できる可能性が
あるので、実行サイクルの削減だけではなく、プログラ
ムサイズの削減にも効果がある。

【図面の簡単な説明】

【図１】パイプライン構成のプロセッサを効率良く利用
しない命令列の説明図。

【図２】パイプライン構成のプロセッサを効率良く利用
する命令列の説明図。

【図３】図１の命令列実行時のパイプラインの動作例の
説明図。

【図４】図２の命令列実行時のパイプラインの動作例の
説明図。

【図５】本発明のループ制御装置を含むプロセッサのブ
ロック図。

【図６】図５に示したプロセッサ構成例のループ制御装
置部分のブロック図。

【図７】ループ開始アドレスを指定できない場合のプロ
グラム例の説明図。

【図８】図７に示したプログラム実行時のパイプライン
の動作例の説明図。

【図９】ループ開始アドレスを指定できる場合のプログ
ラム例の説明図。

【図１０】図９に示したプログラム実行時のパイプライ
ンの動作例の説明図。

【図１１】本発明のループ制御装置を含むＶＬＩＷプロ
セッサのブロック図。

【図１２】図１１に示したＶＬＩＷプロセッサで用いる
長命令の説明図。

【図１３】図１１に示したＶＬＩＷプロセッサでループ
開始アドレスを指定できない場合の命令スロット使用例
の説明図。

【図１４】図１１に示したＶＬＩＷプロセッサでループ
開始アドレスを指定できる場合の命令スロット使用例の
説明図。

【符号の説明】

１…プログラムカウンタ、５…演算装置、７…ループ制
御装置、１１…ループ開始アドレスレジスタ、１２…ル
ープ終了アドレスレジスタ、１３…ループカウンタ、１
４…比較器、１６…一致検出信号、１７…非０検出信
号。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 西岡 清和 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 黒川 能毅 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内 (72)発明者 小島 啓二 神奈川県川崎市麻生区王禅寺1099番地株式 会社日立製作所システム開発研究所内

Claims (3)

【特許請求の範囲】
1. 【請求項１】記憶装置に格納されたプログラムを構成す
   る命令の中からある時点で処理を要する命令を特定する
   手段、前記命令を特定する手段により特定された命令を
   取り込む手段、前記取り込む手段により取り込まれた命
   令により指示された演算を実行する手段により構成され
   るプロセッサにおいて、 連続した複数命令を複数回にわたり反復して実行するル
   ープ処理の初期設定手段、前記初期設定手段に結合され
   た反復の回数をカウントする手段、前記初期設定手段に
   結合された前記複数命令の終了位置を維持する手段、及
   び前記複数命令の開始位置のアドレスを明示的に指定す
   る前記初期設定手段に結合された前記複数命令の開始位
   置を維持する手段を含むことを特徴とするループ制御装
   置。
2. 【請求項２】命令の実行を複数のステージに分割して行
   なう手段、及び前記命令を実行する手段で１ステージの
   処理が終了し次の命令の実行に必要な準備が整い次第次
   の命令の実行を開始する手段を含むパイプライン構成の
   プロセッサで、請求項１のループ制御装置を持つプロセ
   ッサ。
3. 【請求項３】一つの処理を指示する命令を複数個連結し
   て長命令とし、記憶装置に格納されたプログラムを構成
   する前記長命令の中からある時点で処理を要する前記長
   命令を特定する手段、前記長命令を特定する手段により
   特定された長命令を取り込む手段、前記取り込む手段に
   より取り込まれた長命令を複数の命令に分割する手段、
   及び前記分割する手段により分割された複数の命令をそ
   れぞれ実行する複数の演算する手段を含むＶＬＩＷ(Ver
   y Long Instruction Word)プロセッサで、請求項１のル
   ープ制御装置を持つプロセッサ。