JPH02110763A - 並列処理システム及び並列プロセッサの同期方法 - Google Patents

並列処理システム及び並列プロセッサの同期方法

Info

Publication number
JPH02110763A
JPH02110763A JP1198085A JP19808589A JPH02110763A JP H02110763 A JPH02110763 A JP H02110763A JP 1198085 A JP1198085 A JP 1198085A JP 19808589 A JP19808589 A JP 19808589A JP H02110763 A JPH02110763 A JP H02110763A
Authority
JP
Japan
Prior art keywords
processor
instruction
processors
parallel
shaded
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1198085A
Other languages
English (en)
Other versions
JP2947356B2 (ja
Inventor
Rajiv Gupta
ラジブ・ギュプタ
Michael Abraham Epstein
マイケル・アブラハム・エプスタイン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Gloeilampenfabrieken NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Philips Gloeilampenfabrieken NV filed Critical Philips Gloeilampenfabrieken NV
Publication of JPH02110763A publication Critical patent/JPH02110763A/ja
Application granted granted Critical
Publication of JP2947356B2 publication Critical patent/JP2947356B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3824—Operand accessing
    • G06F9/3834—Maintaining memory consistency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00—Arrangements for software engineering
    • G06F8/40—Transformation of program code
    • G06F8/41—Compilation
    • G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
    • G06F8/458—Synchronisation, e.g. post-wait, barriers, locks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30076—Arrangements for executing specific machine instructions to perform miscellaneous control operations, e.g. NOP
    • G06F9/30087—Synchronisation or serialisation instructions

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Devices For Executing Special Programs (AREA)
  • Multi Processors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は並列プロセッサを同期させる方法及び装置に関
するものである。特に本発明は斯種の同期化に対するバ
リヤ（ｂａｒｒｉｅｒ　）の使用に関するものである。
〔発明の背景〕
従来の並列処理システムは並列命令ストリームに変換さ
れたコンピュータコードを実行する。コンピュータコー
ドを並列命令ストリームに分けることについては、例え
ばエム・ウォルフェ（Ｍ、Ｗｏｌｆｅ）外１名による論
文”Ｄａｔａ　Ｄｅｐｅｎｄｅｎｃｅ　ａｎｄ　Ｉｔｓ
　Ａｐｐｌｉｃａｔｉｏｎ　ｔｏ　Ｐａｒａｌｌｅｌ　
Ｐｒｏｃｅｓｓｉｎｇ”　　、　”Ｉｎｔｅｒｎａｔｉ
ｏｎａｌ　Ｊｏｕｒｎａｌ　ｏｆ　Ｐａｒａｌｌｅｌ　
Ｐｒｏｇｒａｍｍｉｎｇｔ　ＶｏＬ１６、　Ｎｏ、　２
．１９８７年４月、第１３７〜１７８頁及びエッチ・ス
トーン（Ｈ，５ｔｏｎｅ　）著による文献“旧ｇｈＰｅ
ｒｆｏｒｍａｎｃｅ　Ｃｏｍｐｕｔｅｒ　Ａｒｃｈｉｔ
ｅｃｔｕｒｅ　”　　（ＡｄｄｉｓｏｎＷｅｓｌｅｙ　
１９Ｂ７年、第３２１頁及び第３３６〜３３８頁に記載
されている。命令ストリームの幾つかは字句的にフォワ
ードな従属性（ｌｅｘｉｃａｌｌｙ　ｆｏｒｗａｒｄ　
ｄｅｐｅｎｄｅｎｃｅｓ　）及び／又はループ繰上げ従
属性（１ｏｏｐｃａｒｒｉｅｄ　ｄｅｐｅｎｄｅｎｃｅ
ｓ　）を有している。字句的にフォワードな従属性の概
念については、１９８６年ＩＥＥＥ　Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ　Ｃｏｎｆｅｒｅｎｃｅ　ｏｎ　Ｐａｒａｌ
ｌｅｌＰｒｏｃｅｓｓｉｎｇの第８３６〜８４４頁、特
に第８３８頁におけるアール・シトロン（ＲｏＣｙｔｒ
ｏｎ）による論文”Ｄｏａｃｒｏｓｓ　：　Ｂｅｙｏｎ
ｄ　Ｖｅｃｔｏｒｉｚａｔｉｏｎ　ｆｏｒ　Ｍｕｌｔｉ
ｐｒｏｃｅｓｓｏｒｓ”に記載されている。字句的にフ
ォワード及びループ繰上げ従属性のために命令ストリー
ム間の同期をとる必要がある。
「バリヤ」を用いることによって斯様な同期をとること
ができる。バリヤとは、それぞれの並列命令ストリーム
において、各並列プロセッサが互いに同期をとるために
待たなければならない個所のことである。同期をとるた
めにバリヤを用いることについてはＰｒｏｃｅｅｄｉｎ
ｇｓ　１９８６　ＩｎｔｅｒｎａｔｉｏｎａｌＣｏｎｆ
ｅｒｅｎｃｅ　Ｐａｒａｌｌｅｌ　Ｐｒｏｃｅｓｓｉｎ
ｇ、　　１９８６年８月。
第５２８〜５３５頁におけるピー・タング（Ｐ、Ｔａｎ
ｇ）外１名による論文”Ｐｒｏｃｅｓｓｏｒ　Ｓｅｌｆ
−３ｃｈｅｄｕｌｉｎｇｆｏｒ　Ｍｕｌｔｉｐｌｅ−Ｎ
ｅｓｔｅｄ　Ｐａｒａｌｌｅｌ　Ｌｏｏｐｓ”に記載さ
れている。
同期のために斯様な停止点を用いる並列処理システムの
詳細については米国特許第４，３４４，１３４号、第４
．３６５．２９２号及び第４．４１２．３０３号に開示
されている。
従来の並列処理シテスムでは、個々のプロセッサを同期
させる間これらのプロセッサを互いに待たせ、時間を浪
費しなければならない。これによりシステムの効率低下
をまねいている。待ち時間は一方のプロセッサがその割
当てコードを他方のプロセッサよりも速く実行し得るた
めに生じるのであり、又斯様な待ち時間は同期処理又は
同期用のハードウェアをアクセスしたり、又は他の共用
機構をアクセスするのに種々のプロセッサ間にて競合が
あるために生じたりする。
〔発明の概要〕
特に本発明の目的は、個々のプロセッサが互いに待つた
めに浪費しなければならない時間を短縮することにより
効率を高める並列処理システムを提供することにある。
この目的は、並列プロセッサの内の少なくとも１つが、
他の少なくとも１つのプロセッサとの同期を待つ間に少
なくとも１つの非アイドリング命令を実行するように前
記並列プロセッサを同期させる同期装置によって達成さ
れる。成る特定カテゴリの非アイドリング命令とは、ユ
ーザ又は応用プログラムにて特徴付けるものであり、又
他のカテゴリの非アイドリング命令とは、命令−決定の
遅延を生成する以外は当面のプロセッサの内部演算でソ
ースタスクを実行することに関連する１つの命令とする
ことができる。特に、上述した目的はそれぞれの命令ス
トリームにおけるコードの所定領域を同定し、且つ識別
して実現することができる。これらの領域のことをここ
では「アンシェーデッドＪ　　（ｕｎｓｈａｄｅｄ）に
対する「シェーデッドＪ（ｓｈａｄｅｄ）領域と称する
。シェーデッド領域をここでは「ファジィ」バリヤとも
称する。プロセッサは各シェーデッド領域に達する際に
同期化を試み始める。この同期化は、関連するタスクを
実行する全てのプロセッサがそれらの各対応するシェー
デッド領域に先行しているアンシェーデッド領域におけ
る全ての命令を完全に実行し終わるまでは各シェーデッ
ド領域に続く命令をマイクロプロセッサが実行しない場
合に達成される。
上記目的は並列プロセッサ間の同期化情報を調整すると
共に同期情報のトラックを維持する状態マシーンを用い
る装置によっても達成される。
〔実施例〕
以下実施例につき図面を参照して説明するに、第１ａ図
はシェーデッド領域を作るためにソースコードをコンパ
イルする方法を示す流れ図である。
ボックス１０１にてコンパイルがソースコードで開始す
る。並列処理するのに好適なソースコードの一例はっぎ
の通りである。
ｉｎｔ　ａ　（１０）　　（４）　； （ｊ＋２　　；　ｊ　　＜１０　；　　ｊ＋十）　で、
しがも、（ｉ＝２　　；ｉ　＜　５；　　ｉ＋十）に対
してはａ（ｊ　）　　（ｉ　）−ａ（ｊ　　１　）　　
（ｉ＋１　）＋　ｌ”ｊここでは二次元整数アレイａＵ
）（ｉ）の全ての要素に適当な値を割当てる。
ボックス１０２では別個のプロセッサで実行させること
のできるコード部分をコンパイラによって識別する。ボ
ックス１０２では前記Ｈ，５ｔｏｎｅによる文献及び前
記ＭＪｏｌｆｅ外１名による論文に記載されているよう
な方法を用いる。上記ソースコードの例では内部ループ
を別々のプロセッサで並列に実行させることができる。
この場合の内部ループに対するコードを後記表Ａに示し
てあり、この表におけるｂｒｒはバリヤを表わす。
バリヤはループ繰上げ従属性のために挿入しである。換
言するに、本例では、ループの第１繰返しでプロセッサ
Ｐ２が計算したａ（１）（３）の値をループの第２繰返
しでプロセッサＰ１が必要とする。従来３個の各プロセ
ッサは、他の各プロセッサがバリヤに達するまで各ルー
プにて待たなければならなかった。
ボックス１０３では標準技法を用いてコンパイラが中間
コードを発生する。この中間コードは、つぎに後続する
コードに応じて「３アドレスコード」と称される標準の
表記法で表わされる。このコード及びそれを発生させる
ための技法についてはニー・アーオ（Ａ、　Ａｈｏ）外
１名による文献”Ｐｒ１ｎｃｉｐｉｅｓ　ｏｆ　Ｃｏｍ
ｐｉｌｅｒ　Ｄｅｓｉｇｎ　”　　（Ａｄｄｉｓｏｎ　
Ｗｅｓｌｅｙ１９７９）の第７節に記載されている。
本例では３つのプロセッサに対する中間コードの値を、
プロセッサＰＩ、　Ｐ２及びＰ３に対して２．３及び４
にそれぞれ初期設定される“ｉ”の値以外は同じとする
。
ボックス１０４はシェーデッド及びアンシェーデッド領
域を識別する。シェーデッド領域はファジィバリヤを制
定する。換言するに、慣例のバリヤの場合のように、プ
ロセッサはシェーデッド領域に達すると、このプロセッ
サは同期化を所望する。
しかし、このような従来のバリヤの場合に対し、ファジ
ィバリヤ、即ちシェーデッド領域の場合にはプロセッサ
は同期するのを待っている間に命令を実行するのを継続
することができる。アンシェーデッド領域はプロセッサ
が同期を求めない領域を制定する。
ボックス１０４以後の中間コードは後記表Ｂに示すよう
にし、開始時における適当なコメントは：コメント：Ａ
をアレイａの基本アドレスとする；とし、又第１中断ラ
イン以降の第２コメントは：コメント：アンシェーデッ
ド領域 とする。
ボックス１０４はこれらのシェーデッド及びアンシェー
デッド領域をつぎのように確かめる。不履行、即ちアン
シェーデッド領域が識別されない場合には、シェーデッ
ド領域における命令が不履行となる。この不履行が設定
される理由は、シェーデッド領域における命令を実行し
ている間にマイクロプロセッサは決して停止できないか
らである。
これがため、シェーデッド領域の方が好ましい。
アンシェーデッド部分はつぎの２つの主工程にて見つけ
る。先ず字句的にフォワードな従属性及び／又はループ
繰上げ従属性ＬＦＤを有する最初と最後の命令をアンシ
ェーデッド部分として識別する。この場合におけるこれ
らの最初と最後の命令との間の全ての命令もアンシェー
デッド部分である。本例における１１及びＩ２はループ
繰上げ従属性のみを有する命令である。命令■１の実行
中にプロセッサは以前の繰返しで他の成るプロセッサが
計算した値をアクセスする。命令Ｉ２の実行中にはつぎ
の繰返しにて他の成るプロセッサにより用いられる値を
アレイに記憶させる。これがため、命令ＩＩ、　Ｉ２及
びこれらの間の全ての命令はアンシェーデッド部分であ
る。
コードを実行するに当り、他の全てのプロセッサがそれ
ぞれ対応するシェーデッド領域に先行しているアンシェ
ーデッド領域における命令を全て実行し終るまでプロセ
ッサがシェーデッド領域に後続するアンシェーデッド領
域の命令を実行しなければ、並列プロセッサは「同期化
」されることになる。このような要件からして、字句的
にフォワードな従属性及びループ繰上げ従属性となるそ
れらの命令は、これらの従属性が解消されるまでは実行
させることができない。
ブロック１０５では中間コードをリオーダして効率をさ
らに高める。この目的には標準のリオーダ技法を用いる
ことができる。プロセッサは、それがシェーデッド領域
における命令を実行している間は決して停止させること
ができないから、アンシェーデッド領域が小さくなるに
つれて効率は高くなる。これがため、リオーダ技法を用
いてアンシェーデッド領域における命令数を減らすよう
にする。従って、リオーダした後には中間コードを上述
したのと同じコメントで後記表Ｃに示すように変換する
。
斯かるリオーダ処置では、１１とＩ２との間の３つの命
令をアンシェーデッド領域外へと動かした。
本例では、３つの命令を１１の上に動かした。場合によ
っては、字句的にフォワード又はループ繰上げ従属性を
有する最終命令を過ぎた命令を動かすことによっても同
じ効果を達成することができる。
換言するに、命令はこれらを上方（［１の上）又は下方
（１２の下）に動かすことによってアンシェーデッド領
域から動かすことができる。
上記中間コードを読取るには、読取器によってその中間
コードがループの一部である旨を認める必要がある。従
って、アンシェーデッド領域の後のシェーデッド領域は
、つぎのループ繰返しでアンシェーデッド領域の前のシ
ェーデッド領域に結合する。例えば、ループの最初の繰
返し終了時に第１プロセツサはループの冒頭に戻って、
コードを実行し続けることができる。他の全てのプロセ
ッサが、それらの第１繰返しで各命令■２を実行し終え
た場合には、第１プロセツサはその第２繰返しで命令Ｉ
ｆを実行し始めることができる。殆どの命令はシェーデ
ッド領域にあるから、プロセッサは互いに同期を待つの
に殆ど、或いは全く時間がかからず、特にシェーデッド
領域を特徴付けることによってプロセッサ間の結合を左
程厳格としないで済む。
ボックス１０６では中間コードをアセンブルする。
上記例に対する各プロセッサ用のＶＡＸアセンブリコー
ドを後記表りに示しである。アセンブリは標準コンパイ
ラにより行われる標準の処置である。
アセンブルする期間中には、この目的のために命今生に
リザーブした１ビツトをターン・オンさせることによっ
て命令をシェーデッド領域の部分としてマークすること
ができる。このビットを「Ｉ−ビット」と称する。
ボックス１０５に用いることのできるリオーダ技法の１
つを第１ｂ図の流れ図で説明する。第１ｂ図では字句的
にフォワード又はループ繰上げ従属性でない命令にはＪ
　ＬＦＤなる表記法を用い、字句的フォワード又はルー
プ繰上げ従属性を有する命令にはＪＬ、ゎなる表記法を
用いる。タイプＪτｉの全ての命令は将来アンシェーデ
ッド領域から動かすものである。一般に、２つの命令Ｊ
、及びＪ８＋１がこの順序で与えられると、っぎの条件
が双方共に真であればＪ、ゆ、をＪ、の上に動かすこと
ができる。
条件１：Ｊ、はＪｉ＋１が書込むメモリ位置からは読出
さない； 条件２：Ｊ、はＪｉ＋１が読出すメモリ位置には書込ま
ない。
第１ａ図の場合にはアンシェーデッド領域が命令Ｊ１．
Ｊ２＋　Ｊ３−−−　ＪＮのシーケンスを有するものと
する。
ボックス１５０ではＪ、にタイプＪ　ＬＦＤの第１命令
を割当てる。ボックス１５１ではＪ、に先行するアンシ
ェーデッド領域における第１命令をＪ、に割当てる。ボ
ックス１５２では各命令に対し条件１及び条件２をテス
トする命令Ｊ、　−Ｊ、をループする。双方の条件ｌ及
び２が所定の命令に対して真である場合に、ブランチ１
５３へと進む。条件１及び条件２のいずれか一方、又は
双方共に誤りである場合にはブランチ１５４へと進む。
ブランチ１５３はボックス１５５に至り、ここでＪＪが
Ｊ、に先行しているアンシェーデッド領域における最終
命令であるか否かをテストする。ボックス１５５でのテ
スト結果が誤りである場合にはボックス１５７へのブラ
ンチ１５６へと進み、このボックス１５７にて命令Ｊ、
に先行しいるアンシェーデッド領域におけるつぎの命令
をＪ４に割当てる。ボックス１５７の後はボックス１５
２Ｌこ戻す。
ボックス１５５でのテスト結果が真である場合にはブラ
ンチ１５８からボックス１５９へと進めて、ここで命令
Ｊ！をアンシェーデッド領域の外へ動かす。上述した処
置は命令を如何にして動かすことができるかを示してい
る。ボックス１５９の後はブランチ１５４へと進める。
ボックス１５２でのテスト結果が双方共に誤りである場
合にはボックス１６０へのブランチ１５４へと進め、こ
のボックス１６０ではＪ、がアンシェーデッド領域にお
けるタイプＪτｉへの最終命令であるか、否かをテスト
する。ボックス１６０でのテスト結果が真である場合に
は第１ｂ図の方法を１６１の個所にて終了させる。ボッ
クス１６０でのテスト結果が誤りである場合には、ボッ
クス１６３に至るブランチ１６２へ進める。
ボックス１６３ではタイプＪττのっぎの命令をＪ、に
割当てる。ボックス１６３の後は第１ｂ図の方法をボッ
クス１５１へと戻す。
上述した例での上記各ステップを実行させることにより
、アンシェーデッド領域にあるべきとする僅か２つの命
令をＩ１及びＩ２としてマークされる命令であるとして
決定する。
第１ｂ図に示した処置に似ている処置を適用して、字句
的フォワード又はループ繰上げ従属性とはならない残り
の命令をアンシェーデッド領域の下方で、しかもその領
域外に動かすことができる。この同様な処置が第１ｂ図
につき述べた処置と異なる点は、１つの命令をアンシェ
ーデッド領域における先行している全ての命令と比較す
る代りに、コンパイラによって１つの命令を後続する全
ての命令と比較すると云う点だけにある。
第２図はそれぞれ命令メモリ２０５．２０６．２０７及
び２０８を伴なう４個の並列プロセッサ２０１．２０２
゜２０３及び２０４を具えている並列処理システムのブ
ロック図である。プロセッサの数ｎは任意とすることが
でき、ここにｎは２以上の整数とする。第２図の例では
判り易くするためにプロセッサの数を４個とした並列プ
ロセッサ２０１．２０２．２０３及び２０４はデータメ
モリ２０９を共用する。各プロセッサはそれぞれバリヤ
ユニット２１０．２１１．２１２及び２１３Ａを有して
いる。各バリヤユニット２１０．２１１゜２１２及び２
１３八は４個の入力端子と２個の出力端子を有している
。他のプロセッサからの３つの入力は他の各プロセッサ
が同期化を所望するか、否かを指示する。これらの入力
をここでは−ＡＮＴ−ＩＮと称する。他のプロセッサへ
進む出力は各プロセッサが同期化を所望する旨を示す。
これらの出力をここではＷＡＮＴ−０１１Ｔと称する。
各バリヤユニット２１０゜２１１、２１２及び２１３Ａ
は、その各実行ユニット２１３゜２１４、２１５及び２
１６からの各Ｉ−入力端子及び各実行ユニットへの各５
ＴＡＬＬ−出力端子も有している。
第３図はバリヤユニット２１０．２１１．２１２及び２
１３の１つを含む並列プロセラ２０１．２０２．２０３
及び２０４の１つを詳細に示したブロック図である。バ
リヤユニットは同期化情報を受信し、処理し、且つ送出
する。実行ユニット３２８内に示す命令レジスタ３０１
の容量は、関連する命令セットにおける最長命令と１−
ビット３０２を含めるのに十分な大きさとする。プロセ
ッサはマシンサイクル当り１つの命令を実行するＲＩＳ
Ｃプロセッサであるものとする。■−ビットは命令レジ
スタ３０１における命令がシェーデッド領域におけるも
のである場合にターン・オンされる。又、このＩ−ビッ
トは斯かる命令がアンシェーデッド領域におけるもので
ある場合にはターン・オフする。
命令レジスタ３０１の容量を小さくし、命令が数ワード
の形態をとるようにすることもでき、この場合には命令
の第１ワードにおけるＩ−ビットをロックアウトさせて
除くロジック（図示せず）を設けるようにする。シェー
デッド領域及びアンシェーデッド領域の冒頭部をマーク
するために各命令ストリームに完全命令を授けることも
できるが、この場合には状態マシーンを多少変更する必
要がある。又、この方法では各命令ストリームに命令を
加えることになるが、この方法はＩ−ビット法に比べて
既存のハードウェア及びマシン命令セットを多少変更す
るだけで済む。
マスクレジスタ３０３は内部的にアドレスされる特殊な
レジスタであり、これはｎ−１ビツト（ここにｎはシス
テムにおけるプロセッサの個数である）とする。本例で
はｎ＝４とする。各プロセッサは第３図の装置を内蔵し
ている。従って、マスクレジスタ３０３はシステムにお
ける他のプロセッサのトラックを保有するために３ビツ
トとする必要がある。このマスクレジスタ３０３は関連
するタスクを実行しない他のプロセッサを無視するため
に用いる。マスクレジスタ３０３の１ビツトは、対応す
る他のプロセッサが関連するタスクを実行している際に
ターン・オフする。マスクレジスタの１ビツトは対応す
る他のプロセッサが関連タスクを実行していない場合に
ターン・オンする。マスクレジスタ３０３は３ビツト入
力端子３２０からマスクビットを受信する。本例では３
個のプロセッサだけにコードを実行させる必要がある。
これがため、マスクレジスタ３０３の２ビツトはループ
の１つを実行している各プロセッサではターン・オフす
る。第３ビツトがターン・オンすると、ループ実行中の
プロセッサはループを実行していない１つのプロセッサ
を無視する。コンパイラはどのプロセッサがバリヤにて
同期しているかを知って、マスクレジスタ３０３に適当
なビットを書込ませる部分を発生させることができる。
マスクレジスタのビットが他の１つのプロセッサにてオ
ンすることにより無視されるプロセッサは、斯かる他の
レジスタに固有のマクスレジスタをセットすることによ
りそのプロセッサを無視して独立のタスクを実行するこ
とができる。このような独立タスクには並列処理を必要
とする独立ジョブで独立した同期化を図ることができる
。
ＷＡＮＴ−ＩＮは他のプロセッサからのｒ　ＷＡＮＴ　
Ｊビットを受信するためのｎ−１ビツト入力である。Ｗ
ＡＮＴビットは対応するプロセッサが同期化を望む場合
にオンする。
整合回路３０４はマクスジスタ３０３におけるビット及
び入力−ＡＮＴ−ＩＮにおけるＷＡＮＴビットを調整す
るためのロジックを含んでいる。整合回路３０４の出力
を「に＾ＴＣＨＪと称し、これは関連する他のプロセッ
サ全てが同期化を望む場合にだけオンする。
状態マシン３０５はＩ−ビット３０２と整合回路３０４
の出力ＭＡＴＣＨを用いて同期化状態を決定する。状態
マシン３０５は２ビツト、即ち５ＴＡＬＬと−ＡＮＴ−
ＯＵＴを出力する。５ＴＡＬＬはプロセッサが命令を実
行している時はオフする。５ＴＡＬＬがターン・オンす
るとプロセッサは命令の実行を停止する。ＷＡＮＴ−Ｏ
ＵＴは各プロセッサが同期化を望む場合にターン・オン
し、そうでない場合にターン・オフする。
第４図は状態マシン３０５に対する状態図である。
本例では状態マシンを所謂メアリ（Ｍｅａｌｙ　）マシ
ンとする。このマシンでは、これが状態を変えなくても
出力５ＴＡＬＬ及びＷＡＮＴ−ＯｌｌＴは変化すること
ができる。第４図では状態マシン３０５への出力を小さ
な活字で示し、又状態マシン３０５からの出力を大きな
活字で示しである。
各プロセッサ２０１．２０２．２０３及び２０４は第４
図につき説明するような１つの状態マシンを含んでいる
。これらの状態マシンを作動させるためには状態マシン
間で信号を同期させる共通のクロック又は他の手段を設
ける必要がある。図面の簡単化のために状態マシン３０
５を同期させる回路は図示してない。
トランジョン４０１は状態マシンを状態Ｏに留めること
に相当し、■−ビットがオフである間は状態マシンは状
態０のままである。換言するに、プロセッサはコードの
アンシェーデッド領域を実行し、コードのシェーデッド
領域へは進まない。この場合、５ＴＡＬＬ及び−ＡＮＴ
−ＯＵＴは双方共にオフである。
トランジョン４０２は状態マシンを状態０から状態１に
する。状態マシンは、その各プロセッサが同期化の用意
が整っているも、少なくとも１つの他のプロセッサが同
期化の準備が成されていない場合、即ちＩ−ビットがオ
ンで、ＭＡＴＣＨがオフである場合にトランジョン４０
２をとる。第４図では条件１＝ｏ及びＭＡＴＣＨ＝０を
Ｉ′Ｉ及びＭＡＴＣＨ”にてそれぞれ示しである。トラ
ンジション４０２の期間中はＷＡＮＴ−ＯＵＴがオンし
、５ＴＡＬＬはオフする。第４図で、５ＴＡＬＬ又はＷ
ＡＮＴ−ＯｌｌＴがオフする場合は省いである。トラン
ジション４０４は状態マシンを状態ｌに保持する。マシ
ンは、同期化を望んでいるも、まだ同期せず、命令を実
行し続けている限りトランジション４０４をとる。即ち
、マシンはＩビットがオンし、ＭＡＹＣＨがオフしてい
る間は状態１に留まる。状態１の期間中ＷＡＮＴ−ＯＵ
Ｔはオンし、５ＴＡＬＬはオフする。
トランジション４０３はマシンを状態Ｏから状態２にす
る。マシンはそのプロセッサが同期化の用意が整い、し
かもそれが同期化の用意が整った最後のプロセッサであ
る場合にトランジション４０３をとる。幾つかのプロセ
ッサは同時に状態２に達することができ、従ってそれら
のプロセッサは同時に同期化の用意が整った「最終」プ
ロセッサでもある。状態２はプロセッサが同期化される
状態である。状態マシン３０５がトランジション４０３
をとると、このマシンはＷＡＮＴ−ＯＵＴをオンさせた
ままとする。しかし、マシンはそれが状態２に達すると
、ＷＡＮＴ−ＯＵＴをターン・オフする。５ＴＡＬＬは
オフしたままである。
トランジション４０５はマシンを状態１から状態２にす
る。マシンは各プロセッサが依然シェーデッド領域にあ
り、同期化を希望しており、しかも全ての他のプロセッ
サがそれらの各シェーデッド領域に達している場合、即
ち夏−ビット及びＭＡＹＣＨの双方がオンする場合にト
ランジション４０５を生ぜしめる。マシンがトランジシ
ョン４０５を生じさせると、これは−＾ＮＴ−ＯＵＴビ
ットをオンさせる。トランジション４０５の期間中は５
ＴＡＬＬがオフする。
ＷＡＮＴ−０１ＪＴビツトはマシンが状態２に達すると
オフに戻る。
トランジション４０６はマシンを状態１から状態３にす
る。マシンは、これがそのシェーデッド領域を離れる用
意が整っているも、マシンを状態２にすることはできな
かった場合にトランジション４０６を生せしめる。即ち
、■−ビットがターン・オフし、ＭＡＹＣＨがオフであ
る場合にトランジション４０６を生じさせる。この点に
て各プロセッサは停止しなければならない。これがため
、−＾ＮＴ−ＯＵＴ及び５ＴＡＬＬの双方はターン・オ
ンする。
トランジション４０７はマシンを状態１から状態０にす
る。マシンはＭＡＹＣＨがターン・オンし、これと同時
に該当プロセッサがシェーデッド領域を同時に離れる際
に斯かるトランジションを生せしめる。マシンはトラン
ジション４０７の期間中ば目ＮＴ−ＯＵＴをオンしたま
まとし、マシンが状態０に達すると再びそれをオフにす
る。
トランジション４０８は状態マシン３０５を状態２から
状態０にする。トランジション４０８は同期化後で１−
ビットがターン・オフする際、即ち各プロセッサがシェ
ーデッド領域を離れる際に生ずる。
トランジション４０８の期間中には騨＾ＮＴ−ＯＵＴ及
び５ＴＡＬＬが共にオフする。
トランジション４０９はマシンを状態２に保つ。
トランジション４０９は、同期化後に１−ビットが１の
ままであると、即ち各並列プロセッサが同期化後にシェ
ーデッド領域に留まると発生する。トランジション４０
９の期間中は−ＡＮＴ−ＯＵＴ及び５ＴＡＬＬが共にオ
フする。
トランジション４１１はマシンを状態３に保ち、即ちマ
シンを停止させて、同期するのを待つ。マシンはＭＡＴ
ＣＨがオフしている限りトランジション４１１を生じさ
せる。マシンは状態３にある間はｎＮＴ−ＯＵＴ及び５
ＴＡＬＬの双方をオンし続ける。
トランジション４１０はマシンを状態３から状態０にす
る。マシンは、それが他のマシンとの同期に成功して、
シェーデッド領域を離れることができるようになると、
即ちＭＡＴＣＩ（がターン・オンするとトランジション
４１０を生じさせる。このトランジション４１０の期間
中はＷＡＮＴ−ＯｌｌＴはオンしたままである。ＷＡＮ
Ｔ−ＯＵＴはマシンが一旦状態０に達するとターン・オ
フする。トランジション４１０の期間中には５ＴＡＬＬ
がオフする。
第５図はボックス（整合回路）３０４を詳細に示したも
のであり、この第５図にはマスクレジスタ３０３の３ビ
ット５０１．５０２及び５０３も示しである。
マスクレジスタ３０３が３ビツトを有するのは、システ
ムに３つの他の並列プロセッサがあるからである。−＾
ＮＴ−ＩＮの３ビツトを３つの別個のラインＷＡＮＴ−
ＩＮＯ，−＾ＮＴ−ＩＮＩ及びＷＡＮＴ−ＩＮ２として
示す。マスクレジスタビット５０３及びＷＡＮＴ−ＩＮ
ＯをＯＲゲート５０４に供給する。マスクレジスタビッ
ト５０２及びＷＡＮＴ−ＩＮＩをＯＲゲート５０５に供
給する。マスクレジスタビット５０１及びＷＡＮＴ−Ｉ
Ｎ２をＯＲゲート５０６に供給する。ＯＲゲート５０４
．５０５及び５０６の出力は＾ＮＤゲート５０７に供給
する。このＡＮＤゲート５０７の出力がＭＡＴＣＨであ
る。
従って、出力ＭＡＹＣＨは無視されていない他の全ての
プロセッサが同期化を望む場合にオンする。
出力ＭＡＴＣＨは他の全てのプロセッサが無視されてい
る場合にもオンする。
表Ａ ｐｉ（ｉ＝２） 但しく１士２．Ｊ　＜１０＋　Ｊ＋’＋）ａ　（ｊ）　
　（２）　＝ａ　（ｊ−１）　　（３）　＋　２”ｊ　
　；ｂｒｒ　　１ ｐ２（ｉ＝３） 但しくｊ＝２＋　ｊ＜１０．　ｊ＋＋）ａ　（ｊ）　　
（３）　−ａ　（ｊ−１）　　（４）　＋　３”ｊ　　
；ｂｒｒ　； ｐ３（ｉ＝４） 但しくｊ＝２．　ｊ＜１０．　ｊ＋＋）ａ　（ｊ）　（
４）　＝ａ　（ｊ−１）　（５）　＋４”ｊ　；ｂｒｒ
　； 表Ｂ 表Ｃ ｊ＝２ Ｌｌ　：　ＴＩ＝　　ｊ−１ Ｔ２＝１６　”　ＴＩ Ｔ３＝７２十八 Ｔ４−（ｉｆ１）　　”　４ Ｔ５−　　ｉ　　”　ｊ １１　：　Ｔ６＝７４　（Ｔ３）　＋Ｔ５Ｔ７＝１６　
”　ｊ Ｔ８＝７７＋　　Ａ Ｔ９＝　　ｉ　　”　４ ／”Ｔ６＝ａ　（ｊ １〕 （ｉｆ１） 十＋＊ｊ ９／ ｊ＝２ Ｌｌ　：　Ｔ１＝　　ｊ　−１ Ｔ２＝１６　　”　ＴＩ Ｔ３　＝　７２　＋　Ａ Ｔ４−（ｉｆ１）”　４ Ｔ５＝　　ｉ　　”　ｊ Ｔ７＝１６　”　ｊ Ｔ８　＝　７７十八 Ｔ９＝　　ｉ　　”４ Ｉｆ　：　Ｔ６＝Ｔ４　（Ｔ３）　＋Ｔ５／”Ｔ６＝　
ａ　（ｊ−１）　　（ｉｆ１）＋ｉ＊ｊ＊ ｉ　　＝　　ｉｆ１ ｉｆ　ｊ＜１０　ｇｏ　　ｔｏ　Ｌｌ ｊ　　＝　ｉｆ１ ｉｆ　ｊ＜１０　ｇｏ　　ｔｏ　Ｌ１ 表Ｄ ｏｖａｂ ｏｖｌ Ｌ２１：ｍｏｖａｌ ｕｂ１３ ｓｈｌ ｄｄ１２ ｄｄ１３ ｓｈｌ ｄｄ１２ ｏｖｌ ｎｃ１ ｍｐｌ １ｓｓ １７２（ｓｐ）、ｓｐ ＄２．−４（ｆＰ） １７２（ｆｐ）、ｒＯ ＄１．−４（ｆｐ）、ｒｌ ＄４．ｒｌ、ｒｌ ｒｌ、ｒ。
ｒｌ、１２（ｒＯ）、ｒｏ ＄４．−４（ｆｐ）、ｒ２ ｒ２．ｒｌ ｒＯ，８（ｒｌ） ４（ｆｐ） −４（ｆｐ）、＄１０ ｏｖａｂ ＩＩｌＯνＩ Ｌ２１：ｍｏｖａｌ ｕｂ１３ ｓｈｌ ｄｄ１２ ｄｄ１３ ｓｈｌ ｄｄ１２ ｏｖｌ ｎｃ１ ｍｐｌ １ｓｓ １７２（ｓｐ）、ｓｐ ＄２．−８（ｆｐ） −１７２（ｆｐ）、ｒＯ ＄１．−８（ｆｐ）、ｒｌ ＄４．ｒ１．ｒｌ ｒｌ、ｒｏ ｒｌ、１６（ｒＯ）、ｒ。
＄４．−８（ｆｐ）、ｒ２ ｒ２．ｒｌ ｒＯ，１２（ｒｌ） −８（ｆｐ） −８（ｆｐ）、＄１Ｏ ｏｖａｂ ｏｖｌ Ｌ２１：ｍｏｖａｌ ｕｂ１３ ｓｈｌ ｄｄ１２ ｄｄ１３ １７２（ｓｐ）、ｓｐ ＄２．−１２（ｆＰ） １７２（ｆｐ）、ｒ。
＄１．−１２（ｆｐ）、ｒｌ ＄４．ｒｌ、ｒｌ ｒｌ、ｒ。
ｒｌ、２０（ｒＯ）、ｒｏ ＄４．−１２（ｆｐ）、ｒ２ ｒ２．ｒｌ ｒｏ、　１６　（ｒｌ） １２（ｆｐ） １２（ｆｐ）、＄１０
【図面の簡単な説明】
第１ａ図はシェーデッド及びアンシェーデッド領域を識
別するためにソースコードをコンパイルする方法を説明
するための流れ図； 第１ｂ図はコードをリオーダする工程を説明するための
流れ図； 第２図は本発明による並列処理システムを示すブロック
図； 第３図は並列プロセッサ同期化回路の一例を示すブロッ
ク図； 第４図は第３図の回路の状態図； 第５図は第３図の回路における整合回路の一例を示す詳
細図である。 ２０１、２０２．２０３．２０４・・・並列プロセッサ
２０５、２０６．２０７．２０８・・・命令メモリ２０
９・・・データメモリ ２１０、２１１．２１２．２１３八・・・バリヤユニ・
ント２１３、２１４．２１５．２１６・・・実行ユニッ
ト３０１・・・命令レジスタ ３０３・・・マクスレジスタ ３０４・・・整合回路 ３０５・・・状態マシン ３２８・・・実行ユニット ５０４、５０５．５０６・・・ＯＲゲー５０７・・・Ａ
ＮＤゲート ト

Claims (1)

  1. 【特許請求の範囲】 １、ａ、複数個の並列プロセッサ；及び ｂ、前記プロセッサの内の少なくとも１つが、他の少な
    くとも１つのプロセッサとの同期化を持っている間に少
    なくとも１つの非アイドリング命令を実行するように前
    記複数のプロセッサを同期化させる手段； を具えていることを特徴とする並列処理シ ステム。 ２、複数個の他の並列プロセッサを含み、複数の並列命
    令ストリームとしてのコンピュータコードを実行する並
    列処理システムの一部を成す１つの並列プロセッサを同
    期化する装置が： ａ、前記他のプロセッサの内の少なくとも１つと通信す
    る手段；及び ｂ、前記１つのプロセッサが、前記他の少なくとも１つ
    のプロセッサとの同期化を持っている間に少なくとも１
    つの非アイドリング命令を実行するように、前記複数個
    の他のプロセッサから受信した情報に基き、且つ各命令
    ストリームに基いて前記１つのプロセッサを制御する制
    御手段； を具えていることを特徴とする並列プロセ ッサ同期化装置。 ３、ａ、前記通信手段が： ｉ、他のプロセッサが同期化を望んでいる 旨の受了指示をこれら他のプロセッサから受信するため
    の入力手段；及び ｉｉ、各プロセッサが同期化を望んでいる旨の発送指示
    を他のプロセッサに送出するための出力手段； を具え； ｂ、前記制御手段が： ｉ、前記命令ストリームの内のそれぞれ１ つの命令ストリームにおけるシェーデッド及びアンシェ
    ーデッド領域を識別するための識別手段；及び ｉｉ、前記シェーデッド及びアンシェーデッド領域の識
    別結果に応答し、且つ前記受了指示に応答して、他のプ
    ロセッサが、それらの各当面のシェーデッド領域の直前
    における全ての命令を実行し終るでは各プロセッサが当
    面のシェーデッド領域の直後の各命令を実行しないよう
    に前記命令ストリームの内の各１つの命令の実行を制御
    するための実行制御手段； を具え、該実行制御手段を前記入力及び出 力手段に結合させたことを特徴とする請求項２に記載の
    装置。 ４、並列命令ストリームの数に応じて前記他のプロセッ
    サの内の第２の少なくとも１つのプロセッサを無視する
    ための無視手段も具えていることを特徴とする請求項２
    に記載の装置。 ５、前記無視手段がマスクレジスタを具えていることを
    特徴とする請求項４に記載の装置。 ６、並列命令ストリームの数に応じて前記並列プロセッ
    サの内の少なくとも２つのプロセッサを無視して、これ
    ら少なくとも２つのプロセッサを独立して同期させるよ
    うにする手段も具えていることを特徴とする請求項２に
    記載の装置。 ７、前記実行制御手段を状態マシンとすることを特徴と
    する請求項３に記載の装置。 ８、前記状態マシンが： ａ、前記入力手段に結合され、前記受了指示を受信する
    ための同期化所望入力端子； ｂ、前記シェーデッド及びアンシェーデッド領域を識別
    する信号を受信するための第２入力端子； ｃ、前記出力手段に結合され、前記発送指示を供給する
    ための第１出力端子； ｄ、各プロセッサの実行制御手段に結合され、停止状態
    では各プロセッサの実行を停止させるも、それ以外では
    各プロセッサを作動させることのできる信号を供給する
    ための実行停止用出力端子； を具えていることを特徴とする請求項７に 記載の装置。 ９、前記状態マシンがつぎの４つの状態、即ちａ、プロ
    セッサがアンシェーデッド領域における命令を実行する
    第１状態； ｂ、他のプロセッサがそれぞれ各自のシェーデッド領域
    に達するのを待っている間にプロセッサがシェーデッド
    領域の命令を実行する第２状態； ｃ、他のプロセッサがそれぞれ各自のシェーデッド領域
    に達した際にプロセッサが該シェーデッド領域の命令を
    実行する第３状態；及び ｄ、プロセッサがシェーデッド領域の終りに達して停止
    し、且つ他のプロセッサがそれぞれ各自のシェーデッド
    領域に達するのを待っている第４状態； を有することを特徴とする請求項８に記載 の装置。 １０、並列命令ストリームの数に応じて前記他のプロセ
    ッサの内の少なくとも１つを無視するためのマスクレジ
    スタも具え、且つ前記実行制御手段を状態マシンとし、
    該状態マシンが：ａ、前記入力手段に結合され、前記受
    了指示を受信するための同期化所望入力端子； ｂ、前記シェーデッド及びアンシェーデッド領域を識別
    する信号を受信するための第２入力端子； ｃ、前記出力手段に結合され、前記発送指示を供給する
    ための第１出力端子； ｄ、各プロセッサの実行制御手段に結合され、停止状態
    では各プロセッサの実行を停止させるも、それ以外では
    各プロセッサを作動させることのできる信号を供給する
    ための実行停止用出力端子； を具えていることを特徴とする請求項３に 記載の装置。 １１、並列処理システムの効率を改善するためにコンピ
    ュータコードをコンパイルする方法が：ａ、並列処理シ
    ステムの各プロセッサにて並列に実行させることのでき
    るコードの複数部分を識別する第１識別工程と； ｂ、前記複数部分の少なくとも１つにおける字句的にフ
    ォワードか、ループ繰上げ従属性を有する少なくとも１
    つの命令をマークする工程；及び ｃ、前記少なくとも１つの部分におけるシェーデッド及
    びアンシェーデッド領域を識別する第２識別工程； を具えていることを特徴とするコンピュー タコードコンパイル方法。 １２、ａ、前記複数部分から中間コードを生成する工程
    ；及び ｂ、言語をアセンブルするために中間コードを変換する
    工程； も具えていることを特徴とする請求項１１に記載の方法
    。 １３、アンシェーデッド領域の大きさを縮小するように
    前記複数部分におけるコードをリオーダする工程も具え
    ていることを特徴とする請求項１１に記載の方法。 １４、前記第２識別工程が： ａ、字句的にフォワード又はループ繰上げ従属性を有す
    る第１命令を前記少なくとも１つの部分に位置付ける第
    １位置付け工程； ｂ、字句的にフォワード又はループ繰上げ従属性を有す
    る最終命令を前記少なくとも１つの部分に位置付ける第
    ２位置付け工程； ｃ、前記従属性を有する前記第１と最終命令との間の全
    ての命令をアンシェーデッドとして指定する指定工程；
    及び ｄ、前記複数部分における他の全ての命令をシェーデッ
    ドとして指定する指定工程； を具えていることを特徴とする請求項１１に記載の方法
    。 １５、並列処理システムの効率を改善するためにコンピ
    ュータコードをコンパイルする方法が：ａ、並列処理シ
    ステムの各プロセッサにて並列に実行させることのでき
    るコードの複数部分を識別する第１識別工程と； ｂ、前記複数部分の少なくとも１つにおける字句的にフ
    ォワードか、ループ繰上げ従属性を有する少なくとも１
    つの命令をマークする工程；及び ｃ、前記少なくとも１つの部分におけるシェーデッド及
    びアンシェーデッド領域を識別する第２識別工程； を具え、該第２識別工程が： ｉ、字句的にフォワード又はループ繰上げ 従属性を有する第１命令を前記少なくとも１つの部分に
    位置付ける第１位置付け工程； ｉｉ、字句的にフォワード又はループ繰上げ従属性を有
    する最終命令を前記少なくとも１つの部分に位置付ける
    第２位置付け工程； ｉｉｉ、前記従属性を有する前記第１と最終命令との間
    の全ての命令をアンシェーデッドとして指定する指定工
    程；及び ｉｖ、前記複数部分における他の全ての命令をシェーデ
    ッドとして指定する指定工程； を具えていることを特徴とするコンピュー タコードコンパイル方法。 １６、ａ、前記複数部分から中間コードを生成する工程
    ；及び ｂ、言語をアセンブルするために中間コードを変換する
    工程； も具えていることを特徴とする請求項１５に記載の方法
    。 １７、ａ、それぞれがシェーデッド及びアンシェーデッ
    ド領域を含む少なくとも２つの各並列命令ストリームの
    形態の関連するコンピュータコードを少なくとも２つの
    プロセッサで実行させる工程；及び ｂ、少なくとも２つのプロセッサがいずれもそれらの各
    対応するシェーデッド領域に先行しているアンシェーデ
    ッド領域におけるすべての命令を実行し終るまでは、前
    記少なくとも２つのプロセッサがそれらの各シェーデッ
    ド領域に後続する命令を実行しないように前記少なくと
    も２つのプロセッサを制御する工程； を具えていることを特徴とする複数の並列 プロセッサ同期化方法。 １８、並列命令ストリームを実行する並列プロセッサを
    同期化する方法が、前記各並列ストリームにファジィバ
    リヤを設定する工程を具えていることを特徴とするプロ
    セッサ同期化方法。
JP1198085A 1988-08-02 1989-08-01 並列処理システム及び並列プロセッサの同期方法 Expired - Lifetime JP2947356B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US22727688A 1988-08-02 1988-08-02
US227276 1988-08-02

Publications (2)

Publication Number Publication Date
JPH02110763A true JPH02110763A (ja) 1990-04-23
JP2947356B2 JP2947356B2 (ja) 1999-09-13

Family

ID=22852477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1198085A Expired - Lifetime JP2947356B2 (ja) 1988-08-02 1989-08-01 並列処理システム及び並列プロセッサの同期方法

Country Status (4)

Country Link
US (2) US5802374A (ja)
EP (1) EP0353819B1 (ja)
JP (1) JP2947356B2 (ja)
DE (1) DE68927946T2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781775A (en) * 1995-10-27 1998-07-14 Fujitsu Ltd. Parallel process scheduling method in a parallel computer and a processing apparatus for a parallel computer

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4019040A1 (de) * 1990-06-14 1991-12-19 Philips Patentverwaltung Multirechnersystem
JPH04184556A (ja) * 1990-11-20 1992-07-01 Mitsubishi Electric Corp 多重処理システムおよび多重処理システムの同期制御方法
US5434995A (en) * 1993-12-10 1995-07-18 Cray Research, Inc. Barrier synchronization for distributed memory massively parallel processing systems
US5721921A (en) * 1995-05-25 1998-02-24 Cray Research, Inc. Barrier and eureka synchronization architecture for multiprocessors
US6055618A (en) * 1995-10-31 2000-04-25 Cray Research, Inc. Virtual maintenance network in multiprocessing system having a non-flow controlled virtual maintenance channel
US5864738A (en) * 1996-03-13 1999-01-26 Cray Research, Inc. Massively parallel processing system using two data paths: one connecting router circuit to the interconnect network and the other connecting router circuit to I/O controller
JP2882475B2 (ja) * 1996-07-12 1999-04-12 日本電気株式会社 スレッド実行方法
EP0825506B1 (en) 1996-08-20 2013-03-06 Invensys Systems, Inc. Methods and apparatus for remote process control
JPH10149285A (ja) * 1996-11-18 1998-06-02 Hitachi Ltd 命令実行制御方法および情報処理装置
US6295601B1 (en) * 1997-05-30 2001-09-25 Sun Micro Systems, Inc. System and method using partial trap barrier instruction to provide trap barrier class-based selective stall of instruction processing pipeline
US6044206A (en) * 1997-10-14 2000-03-28 C-Cube Microsystems Out of order instruction processing using dual memory banks
US6101181A (en) * 1997-11-17 2000-08-08 Cray Research Inc. Virtual channel assignment in large torus systems
US6230252B1 (en) 1997-11-17 2001-05-08 Silicon Graphics, Inc. Hybrid hypercube/torus architecture
US5970232A (en) * 1997-11-17 1999-10-19 Cray Research, Inc. Router table lookup mechanism
JPH11259437A (ja) * 1998-03-12 1999-09-24 Hitachi Ltd 不要バリア命令の削減方式
US6216174B1 (en) 1998-09-29 2001-04-10 Silicon Graphics, Inc. System and method for fast barrier synchronization
JP2000132529A (ja) * 1998-10-23 2000-05-12 Sony Corp 並列処理装置、並列処理方法および記録媒体
AU5273100A (en) 1999-05-17 2000-12-05 Foxboro Company, The Methods and apparatus for control configuration with versioning, security, composite blocks, edit selection, object swapping, formulaic values and other aspects
US7089530B1 (en) 1999-05-17 2006-08-08 Invensys Systems, Inc. Process control configuration system with connection validation and configuration
US7043728B1 (en) * 1999-06-08 2006-05-09 Invensys Systems, Inc. Methods and apparatus for fault-detecting and fault-tolerant process control
US6788980B1 (en) 1999-06-11 2004-09-07 Invensys Systems, Inc. Methods and apparatus for control using control devices that provide a virtual machine environment and that communicate via an IP network
US6507947B1 (en) * 1999-08-20 2003-01-14 Hewlett-Packard Company Programmatic synthesis of processor element arrays
US6374403B1 (en) * 1999-08-20 2002-04-16 Hewlett-Packard Company Programmatic method for reducing cost of control in parallel processes
US6438747B1 (en) * 1999-08-20 2002-08-20 Hewlett-Packard Company Programmatic iteration scheduling for parallel processors
US6674720B1 (en) 1999-09-29 2004-01-06 Silicon Graphics, Inc. Age-based network arbitration system and method
US6751698B1 (en) * 1999-09-29 2004-06-15 Silicon Graphics, Inc. Multiprocessor node controller circuit and method
US6473660B1 (en) 1999-12-03 2002-10-29 The Foxboro Company Process control system and method with automatic fault avoidance
US6766437B1 (en) * 2000-02-28 2004-07-20 International Business Machines Corporation Composite uniprocessor
US6963967B1 (en) * 2000-06-06 2005-11-08 International Business Machines Corporation System and method for enabling weak consistent storage advantage to a firmly consistent storage architecture
US8949468B2 (en) 2001-09-21 2015-02-03 International Business Machines Corporation Method and system for time synchronization among systems using parallel sysplex links
US7346898B2 (en) * 2002-01-29 2008-03-18 Texas Instruments Incorporated Method for scheduling processors and coprocessors with bit-masking
JP2004088505A (ja) * 2002-08-27 2004-03-18 Matsushita Electric Ind Co Ltd 並列ストリーム暗復号装置及びその方法並びに並列ストリーム暗復号プログラム
US7577816B2 (en) 2003-08-18 2009-08-18 Cray Inc. Remote translation mechanism for a multinode system
US8307194B1 (en) 2003-08-18 2012-11-06 Cray Inc. Relaxed memory consistency model
US7334110B1 (en) 2003-08-18 2008-02-19 Cray Inc. Decoupled scalar/vector computer architecture system and method
US7437521B1 (en) 2003-08-18 2008-10-14 Cray Inc. Multistream processing memory-and barrier-synchronization method and apparatus
US7421565B1 (en) 2003-08-18 2008-09-02 Cray Inc. Method and apparatus for indirectly addressed vector load-add -store across multi-processors
US7735088B1 (en) 2003-08-18 2010-06-08 Cray Inc. Scheduling synchronization of programs running as streams on multiple processors
US7379424B1 (en) 2003-08-18 2008-05-27 Cray Inc. Systems and methods for routing packets in multiprocessor computer systems
US7366873B1 (en) 2003-08-18 2008-04-29 Cray, Inc. Indirectly addressed vector load-operate-store method and apparatus
US7743223B2 (en) 2003-08-18 2010-06-22 Cray Inc. Decoupling of write address from its associated write data in a store to a shared memory in a multiprocessor system
US7761923B2 (en) 2004-03-01 2010-07-20 Invensys Systems, Inc. Process control methods and apparatus for intrusion detection, protection and network hardening
US7324112B1 (en) 2004-04-12 2008-01-29 Nvidia Corporation System and method for processing divergent samples in a programmable graphics processing unit
US7477255B1 (en) * 2004-04-12 2009-01-13 Nvidia Corporation System and method for synchronizing divergent samples in a programmable graphics processing unit
US8271993B2 (en) * 2005-03-04 2012-09-18 Hewlett-Packard Development Company, L.P. Method and apparatus for facilitating pipeline throughput
US7478769B1 (en) 2005-03-09 2009-01-20 Cray Inc. Method and apparatus for cooling electronic components
US8392900B1 (en) * 2005-03-17 2013-03-05 Hewlett-Packard Development Company, L.P. Methods and systems for barrier reduction in parallel processing systems
JP4372043B2 (ja) * 2005-05-12 2009-11-25 株式会社ソニー・コンピュータエンタテインメント コマンド実行制御装置、コマンド実行指示装置およびコマンド実行制御方法
US7770170B2 (en) * 2005-07-12 2010-08-03 Microsoft Corporation Blocking local sense synchronization barrier
GB0524720D0 (en) * 2005-12-05 2006-01-11 Imec Inter Uni Micro Electr Ultra low power ASIP architecture II
WO2007123753A2 (en) 2006-03-30 2007-11-01 Invensys Systems, Inc. Digital data processing apparatus and methods for improving plant performance
US20080005357A1 (en) * 2006-06-30 2008-01-03 Microsoft Corporation Synchronizing dataflow computations, particularly in multi-processor setting
GB0613289D0 (en) * 2006-07-04 2006-08-16 Imagination Tech Ltd Synchronisation of execution threads on a multi-threaded processor
JP2008097498A (ja) * 2006-10-16 2008-04-24 Olympus Corp プロセッシング・エレメント、コントロール・ユニット、及びこれらを備える処理システム、分散処理方法
US8108845B2 (en) * 2007-02-14 2012-01-31 The Mathworks, Inc. Parallel programming computing system to dynamically allocate program portions
US7865778B2 (en) * 2007-02-20 2011-01-04 International Business Machines Corporation Method and system for detecting synchronization errors in programs
CN102124432B (zh) 2008-06-20 2014-11-26 因文西斯系统公司 对用于过程控制的实际和仿真设施进行交互的系统和方法
JP2010033555A (ja) * 2008-06-30 2010-02-12 Olympus Corp コントロール・ユニット、分散処理システム及び分散処理方法
US20100281469A1 (en) * 2009-04-30 2010-11-04 Nec Laboratories America, Inc. Symbolic predictive analysis for concurrent programs
US8463964B2 (en) 2009-05-29 2013-06-11 Invensys Systems, Inc. Methods and apparatus for control configuration with enhanced change-tracking
US8127060B2 (en) 2009-05-29 2012-02-28 Invensys Systems, Inc Methods and apparatus for control configuration with control objects that are fieldbus protocol-aware
US10057333B2 (en) 2009-12-10 2018-08-21 Royal Bank Of Canada Coordinated processing of data by networked computing resources
US9940670B2 (en) 2009-12-10 2018-04-10 Royal Bank Of Canada Synchronized processing of data by networked computing resources
US9979589B2 (en) 2009-12-10 2018-05-22 Royal Bank Of Canada Coordinated processing of data by networked computing resources
US9959572B2 (en) 2009-12-10 2018-05-01 Royal Bank Of Canada Coordinated processing of data by networked computing resources
SG10201704581VA (en) 2009-12-10 2017-07-28 Royal Bank Of Canada Synchronized processing of data by networked computing resources
US9952620B2 (en) * 2014-04-10 2018-04-24 Intel Corporation Time-synchronizing a group of nodes
DE102017209697A1 (de) * 2016-06-13 2017-12-14 Denso Corporation Parallelisierungsverfahren, Parallelisierungswerkzeug und fahrzeuginterne Vorrichtung

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4295193A (en) * 1979-06-29 1981-10-13 International Business Machines Corporation Machine for multiple instruction execution
US4412303A (en) * 1979-11-26 1983-10-25 Burroughs Corporation Array processor architecture
JPS6043535B2 (ja) * 1979-12-29 1985-09-28 富士通株式会社 情報処理装置
US4435758A (en) * 1980-03-10 1984-03-06 International Business Machines Corporation Method for conditional branch execution in SIMD vector processors
US4468736A (en) * 1982-06-08 1984-08-28 Burroughs Corporation Mechanism for creating dependency free code for multiple processing elements
US4667290A (en) * 1984-09-10 1987-05-19 501 Philon, Inc. Compilers using a universal intermediate language
JPS6224366A (ja) * 1985-07-03 1987-02-02 Hitachi Ltd ベクトル処理装置
US5021945A (en) * 1985-10-31 1991-06-04 Mcc Development, Ltd. Parallel processor system for processing natural concurrencies and method therefor
JPS6337431A (ja) * 1986-08-01 1988-02-18 Hitachi Ltd 並列処理制御方法
JPH0795274B2 (ja) * 1986-09-19 1995-10-11 株式会社日立製作所 配列添字解析方法
JPH0814817B2 (ja) * 1986-10-09 1996-02-14 株式会社日立製作所 自動ベクトル化方法
US4965724A (en) * 1987-03-05 1990-10-23 Oki Electric Industry Co., Ltd. Compiler system using reordering of microoperations to eliminate interlocked instructions for pipelined processing of assembler source program
JPH01108638A (ja) * 1987-10-21 1989-04-25 Hitachi Ltd 並列化コンパイル方式
JP2738692B2 (ja) * 1988-01-29 1998-04-08 株式会社日立製作所 並列化コンパイル方法
US4989131A (en) * 1988-07-26 1991-01-29 International Business Machines Corporation Technique for parallel synchronization
JPH0630094B2 (ja) * 1989-03-13 1994-04-20 インターナショナル・ビジネス・マシーンズ・コーポレイション マルチプロセツサ・システム
US5127092A (en) * 1989-06-15 1992-06-30 North American Philips Corp. Apparatus and method for collective branching in a multiple instruction stream multiprocessor where any of the parallel processors is scheduled to evaluate the branching condition
US5317734A (en) * 1989-08-29 1994-05-31 North American Philips Corporation Method of synchronizing parallel processors employing channels and compiling method minimizing cross-processor data dependencies
JPH03119416A (ja) * 1989-10-03 1991-05-21 Toshiba Corp コンピュータシステム
US5119495A (en) * 1989-12-21 1992-06-02 Bull Hn Information Systems Inc. Minimizing hardware pipeline breaks using software scheduling techniques during compilation
JPH04211830A (ja) * 1990-02-05 1992-08-03 Matsushita Electric Ind Co Ltd 並列化コンパイル方式
US5261067A (en) * 1990-04-17 1993-11-09 North American Philips Corp. Method and apparatus for providing synchronized data cache operation for processors in a parallel processing system
JP3032031B2 (ja) * 1991-04-05 2000-04-10 株式会社東芝 ループ最適化方法及び装置
US5434995A (en) * 1993-12-10 1995-07-18 Cray Research, Inc. Barrier synchronization for distributed memory massively parallel processing systems

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5781775A (en) * 1995-10-27 1998-07-14 Fujitsu Ltd. Parallel process scheduling method in a parallel computer and a processing apparatus for a parallel computer

Also Published As

Publication number Publication date
JP2947356B2 (ja) 1999-09-13
US5787272A (en) 1998-07-28
DE68927946T2 (de) 1997-10-16
US5802374A (en) 1998-09-01
EP0353819A3 (en) 1991-07-17
EP0353819A2 (en) 1990-02-07
DE68927946D1 (de) 1997-05-15
EP0353819B1 (en) 1997-04-09

Similar Documents

Publication Publication Date Title
JPH02110763A (ja) 並列処理システム及び並列プロセッサの同期方法
US7523293B2 (en) Spawn-join instruction set architecture for providing explicit multithreading
JP3032031B2 (ja) ループ最適化方法及び装置
EP0623875B1 (en) Multi-processor computer system having process-independent communication register addressing
JP2966892B2 (ja) デジタル処理装置および直列命令コードをコンパイルする方法
JP2980178B2 (ja) 並列プロセッサで処理する並列な命令ストリームを同期させる方法
US7725696B1 (en) Method and apparatus for modulo scheduled loop execution in a processor architecture
US6658451B1 (en) Parallel join operation to support space and time dimensional program execution
EP0241946A2 (en) Information processing system
US8032873B2 (en) Computer program code size partitioning system for multiple memory multi-processing systems
WO1998043193A9 (en) Spawn-join instruction set architecture for providing explicit multithreading
JPH0256640A (ja) 共通ブロックへのアクセス競合軽減方法
Su et al. Automatic generation of fast BLAS3-GEMM: A portable compiler approach
US7000091B2 (en) System and method for independent branching in systems with plural processing elements
US5274793A (en) Automatic logic generation method for pipeline processor
Gupta et al. High speed synchronization of processors using fuzzy barriers
JPH04263323A (ja) 機械語命令列並べ換え方式
Baudisch et al. Multithreaded Code from Synchronous Programs: Generating Software Pipelines for OpenMP.
Ku et al. Synthesis of asics with hercules and hebe
JPH09237186A (ja) ループ制御装置およびプロセッサ
JPH03172958A (ja) 同期処理方法および並列処理システムおよび並列処理方法および並列化プログラム生成装置
JP2002041283A (ja) サブパイプライン変換構造、及びバイナリの互換性を持たせる方法
Kafka An assembly source level global compacter for digital signal processors
US20210271484A1 (en) Thread weave for cross-instruction set architecture procedure calls
JP3511935B2 (ja) マルチスレッド・プログラムにおけるファイル書込方式

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313113

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070702

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080702

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080702

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080702

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080702

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090702

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100702

Year of fee payment: 11

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100702

Year of fee payment: 11