KR101873619B1 - 상태 기계 격자에서의 불리언 로직 - Google Patents

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Abstract

유한 상태 기계 격자를 포함하는 디바이스인 디바이스들 및 방법들이 개시된다. 격자는 데이터 스트림에 대해 다양한 로직 함수들을 수행하도록 프로그램될 수 있는 프로그램 가능한 불리언 로직 셀을 포함할 수 있다. 프로그램 가능성은 불리언 로직 셀에 대한 제 1 입력의 반전, 불리언 로직 셀의 마지막 출력의 반전, 및 불리언 로직 셀의 최종 출력으로서 AND 게이트 또는 OR 게이트의 선택을 포함한다. 불리언 로직 셀은 또한 불리언 로직 셀이 단지 데이터 스트림의 끝을 나타내는 데이터의 끝이 불리언 로직 셀에 수신된 후 출력하게 하도록 구성된 데이터 회로의 단부를 포함한다.

Description

상태 기계 격자에서의 불리언 로직 {BOOLEAN LOGIC IN A STATE MACHINE LATTICE}
본 발명의 실시예들은 일반적으로 전자 디바이스들에 관한 것이며, 보다 구체적으로, 특정한 실시예들에서, 패턴-인식을 위한 병렬 유한 상태 기계들에 관한 것이다.
컴퓨팅의 분야에서, 패턴 인식 태스크들은 점점 더 도전적이다. 훨씬 더 큰 볼륨들의 데이터가 컴퓨터들 사이에서 송신되며, 사용자들이 검출하고 싶어하는 패턴들의 수는 증가하고 있다. 예를 들면, 스팸 및 멀웨어는 종종 데이터 스트림, 예로서 특정한 구절들 또는 조각들의 코드에서 패턴들을 탐색함으로써 검출된다. 새로운 패턴들이 새로운 변형들을 탐색하기 위해 구현될 수 있기 때문에, 패턴들의 수는 다양한 스팸 및 멀웨어와 함께 증가한다.
패턴을 인식하는 것은 종종 패턴을 나타내는 매칭된 상태들의 다양한 조합들이 충족되는지 여부를 결정하는 것을 수반할 수 있다. 불리언 로직는 패턴-인식 컴퓨팅에서 매칭된 상태들의 다양한 조합들을 결정하기 위해 구현될 수 있다. 예를 들면, AND, OR, NOR, 및 NAND 게이트들은 매칭된 상태들의 다양한 조합들을 결정하기 위해 사용될 수 있다. 본 발명자들은 그것이 패턴-인식 컴퓨팅에 대해 이용 가능한 로직 연산들의 수를 증가시킴으로써 불리언 로직의 다용성을 증가시키는데 유용할 수 있다고 결정하였다.
도 1은 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진을 가진 시스템의 일 예를 예시한다.
도 2는 본 발명의 다양한 실시예들에 따라, 도 1의 상태 기계 엔진의 FSM 격자의 일 예를 예시한다.
도 3은 본 발명의 다양한 실시예들에 따라, 도 2의 FSM 격자의 블록의 일 예를 예시한다.
도 4는 본 발명의 다양한 실시예들에 따라, 도 3의 블록의 로우의 일 예를 예시한다.
도 5는 본 발명의 다양한 실시예들에 따라, 도 4의 로우의 2의 그룹의 일 예를 예시한다.
도 6은 본 발명의 다양한 실시예들에 따라, 유한 상태 기계 그래프의 일 예를 예시한다.
도 7은 본 발명의 다양한 실시예들에 따라, FSM 격자들을 갖고 구현된 2-레벨 계층의 일 예를 예시한다.
도 8은 본 발명의 다양한 실시예들에 따라, 도 2의 FSM 격자의 프로그래밍을 위한 이진 파일로 소스 코드를 변환하기 위해 컴파일러에 대한 방법의 일 예를 예시한다.
도 9는 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진을 예시한다.
도 10은 본 발명의 다양한 실시예들에 따라, 블록의 로우들에 불리언 로직 셀들을 가진 도 3에서처럼 블록을 예시한다.
도 11은 본 발명의 다양한 실시예들에 따라, 도 10의 불리언 로직 셀의 회로 표현을 예시한다.
도 12는 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 AND 함수의 회로 표현을 예시한다.
도 13은 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 곱의 합(SoP) 함수의 회로 표현을 예시한다.
도 14는 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 NAND 함수의 회로 표현을 예시한다.
도 15는 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 부정-출력 곱의 합(NSoP) 함수의 회로 표현을 예시한다.
도 16은 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 NOR 함수의 회로 표현을 예시한다.
도 17은 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 부정-출력 합의 곱(NPoS) 함수의 회로 표현을 예시한다.
도 18은 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 OR 함수의 회로 표현이다.
도 19는 본 발명의 다양한 실시예들에 따라, 도 11의 불리언 로직 셀을 사용하여 수행될 수 있는 합의 곱(PoS) 함수의 회로 표현을 예시한다.
이제 도면들로 가면, 도 1은 일반적으로 참조 부호(10)에 의해 지정된, 프로세서-기반 시스템의 실시예를 예시한다. 시스템(10)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 페이저, 셀룰러 전화기, 개인용 정리 수첩(personal organizer), 휴대용 오디오 플레이어, 제어 회로, 카메라 등과 같은 다양한 유형들 중 임의의 것일 수 있다. 시스템(10)은 또한 라우터, 서버, 또는 클라이언트(예로서, 이전-설명된 유형들의 컴퓨터들 중 하나)와 같은, 네트워크 노드일 수 있다. 시스템(10)은 복사기, 스캐너, 프린터, 게임 콘솔, 텔레비전, 셋-탑 비디오 분배 또는 기록 시스템, 케이블 박스, 개인용 디지털 미디어 플레이어, 공장 자동화 시스템, 자동차 컴퓨터 시스템, 또는 의료 디바이스와 같은, 몇몇 다른 종류의 전자 디바이스일 수 있다. (여기에 사용된 많은 다른 용어들과 같이, 시스템의 이들 다양한 예들을 설명하기 위해 사용된 용어들은 몇몇 지시 대상들을 공유할 수 있으며, 이와 같이, 열거된 다른 아이템들 덕분에 좁게 해석되지 않아야 한다.)
시스템(10)과 같은 통상적인 프로세서-기반 디바이스에서, 마이크로프로세서와 같은 프로세서(12)는 시스템(10)에서 시스템 기능들 및 요청들의 프로세싱을 제어한다. 또한, 프로세서(12)는 시스템 제어를 공유하는 복수의 프로세서들을 포함할 수 있다. 프로세서(12)는 시스템(10)에서의 요소들의 각각에 직접 또는 간접적으로 결합될 수 있으며, 따라서 프로세서(12)는 시스템(10) 내에 또는 시스템(10)의 외부에 저장될 수 있는 지시들을 실행함으로써 시스템(10)을 제어한다.
여기에 설명된 실시예들에 따르면, 시스템(10)은 프로세서(12)의 제어 하에서 동작할 수 있는, 상태 기계 엔진(14)을 포함한다. 상태 기계 엔진(14)은 이에 제한되지 않지만, 밀리(Mealy) 아키텍처들, 무어(Moore) 아키텍처들, 유한 상태 기계들(FSM들), 결정적 FSM들(DFSM들), 비트-병렬 상태 기계들(BPSM들) 등을 포함한 다수의 상태 기계 아키텍처들 중 임의의 하나를 이용할 수 있다. 다양한 아키텍처들이 사용될 수 있지만, 논의 목적들을 위해, 애플리케이션은 FSM들을 나타낸다. 그러나, 이 기술분야의 숙련자는 설명된 기술들이 다양한 상태 기계 아키텍처 중 임의의 하나를 사용하여 이용될 수 있다는 것을 이해할 것이다.
이하에 추가로 논의되는 바와 같이, 상태 기계 엔진(14)은 다수의(예로서, 하나 이상의) 유한 상태 기계(FSM) 격자들을 포함할 수 있다. 각각의 FSM 격자는 각각이 동일한 데이터를 동시에 수신 및 분석하는 다수의 FSM들을 포함할 수 있다. 또한, FSM 격자들은 그룹들(예로서, 클러스터들)에 배열될 수 있으며, 따라서 FSM 격자들의 클러스터들은 동일한 입력 데이터를 병렬적으로 분석할 수 있다. 또한, 상태 기계 엔진(14)의 FSM 격자들의 클러스터들은 보다 낮은 레벨의 계층 구조 상에서의 상태 기계 격자들로부터의 출력이 보다 높은 레벨 상에서의 상태 기계 격자들로의 입력들로서 사용될 수 있는 계층적 구조로 배열될 수 있다. 계층적 구조를 통해 직렬로 상태 기계 엔진(14)의 병렬 FSM 격자들의 클러스터들을 연쇄시킴으로써, 점점 더 복잡한 패턴들이 분석(예로서, 평가, 탐색 등)될 수 있다.
또한, 상태 기계 엔진(14)의 계층적 병렬 구성에 기초하여, 상태 기계 엔진(14)은 높은 프로세싱 속도들을 이용하는 시스템들에서의 패턴 인식을 위해 이용될 수 있다. 예를 들면, 여기에 설명된 실시예들은 1 기가바이트/초의 프로세싱 속도들을 갖고 시스템들에 통합될 수 있다. 따라서, 상태 기계 엔진(14)을 이용하여, 고속 메모리 디바이스들 또는 다른 외부 디바이스들로부터의 데이터가 다양한 패턴들에 대해 빠르게 분석될 수 있다. 상태 기계 엔진(14)은 거의 동시에, 예로서 단일 디바이스 사이클 동안, 여러 개의 기준들, 및 그것들 각각의 탐색 조건들에 따라 데이터 스트림을 분석할 수 있다. 상태 기계 엔진(14) 의 레벨 상에서의 FSM들의 클러스터 내에서의 FSM 격자들의 각각은 거의 동시에 데이터 스트림으로부터 동일한 탐색 조건을 각각 수신할 수 있으며, 병렬 FSM 격자들의 각각은 기간이 프로세싱 기준에서 다음 상태로 상태 기계 엔진(14)을 전진시키는지 여부를 결정할 수 있다. 상태 기계 엔진(14)은 비교적 많은 수의 기준들, 예로서 100 이상, 110 이상, 또는 10,000 이상에 따라 조건들을 분석할 수 있다. 그것들이 동시에 동작하기 때문에, 그것들은 데이터 스트림의 속도를 줄이지 않고, 비교적 높은 대역폭을 가진 데이터 스트림, 예로서 1 기가바이트/초보다 크거나 또는 일반적으로 동일한 데이터 스트림에 기준들을 적용할 수 있다.
일 실시예에서, 상태 기계 엔진(14)은 데이터 스트림에서 다수의 패턴들을 인식(예로서, 검출)하도록 구성될 수 있다. 예를 들면, 상태 기계 엔진(14)은 사용자 또는 다른 엔티티가 분석하고 싶어할 수 있는 다양한 유형들의 데이터 스트림들 중 하나 이상에서의 패턴을 검출하기 위해 이용될 수 있다. 예를 들면, 상태 기계 엔진(14)은 인터넷을 통해 수신된 패킷들 또는 셀룰러 네트워크를 통해 수신된 음성 또는 데이터와 같이, 네트워크를 통해 수신된 데이터의 스트림을 분석하도록 구성될 수 있다. 일 예에서, 상태 기계 엔진(14)은 스팸 또는 멀웨어에 대한 데이터 스트림을 분석하도록 구성될 수 있다. 데이트 스트림은 직렬 데이터 스트림으로서 수신될 수 있으며, 여기에서 데이터는 일시적으로, 사전적으로, 또는 의미론적으로 중요한 순서로와 같은 의미를 갖는 순서로 수신된다. 대안적으로, 데이터 스트림은 병렬적으로 또는 순서 외로 수신될 수 있으며, 그 후 예로서 인터넷을 통해 수신된 패킷들을 재순서화함으로써, 직렬 데이터 스트림으로 변환될 수 있다. 몇몇 실시예들에서, 데이터 스트림은 직렬로 조건들을 보여줄 수 있지만, 조건들의 각각을 표현한 비트들은 동시에 수신될 수 있다. 데이트 스트림은 시스템(10)의 외부에 있는 소스로부터 수신될 수 있거나, 또는 메모리(16)와 같은 메모리 디바이스에 질의하며, 메모리(16)에 저장된 데이터로부터 데이트 스트림을 형성함으로써 형성될 수 있다. 다른 예들에서, 상태 기계 엔진(14)은 특정한 단어의 철자를 말하는 글자들의 시퀀스, 유전자를 특정하는 유전 염기 쌍들의 시퀀스, 이미지의 일 부분을 형성하는 화상 또는 비디오 파일에서의 비트들의 시퀀스, 프로그램의 일 부분을 형성하는 실행 가능한 파일에서의 비트들의 시퀀스, 또는 노래 또는 구어 구절의 일 부분을 형성하는 오디오 파일에서의 비트들의 시퀀스를 인식하도록 구성될 수 있다. 분석될 데이터의 스트림은 이진 포맷 또는 다른 포맷들, 예로서 수모형(base ten), ASCII 등으로 데이터의 다수의 비트들을 포함할 수 있다. 스트림은 단일 숫자 또는 다수의 숫자들, 예로서 여러 개의 이진 숫자들을 갖고 데이터를 인코딩할 수 있다.
이해될 바와 같이, 시스템(10)은 메모리(16)를 포함할 수 있다. 메모리(16)는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 DRAM(SDRAM), 이중 데이터 레이트 DRAM(DDRM SDRAM), DDR2 SDRAM, DDR3 SDRAM 등과 같은, 휘발성 메모리를 포함할 수 있다. 메모리(16)는 또한 판독-전용 메모리(ROM), PC-RAM, 실리콘 산화물-질화물-산화물-실리콘(SONOS) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS) 메모리, 폴리실리콘 플로팅 게이트 기반 메모리, 및/또는 휘발성 메모리와 함께 사용될 다양한 아키텍처들의 다른 유형들의 플래시 메모리(예로서, NAND 메모리, NOR 메모리 등)와 같은, 비-휘발성 메모리를 포함할 수 있다. 메모리(16)는 상태 기계 엔진(14)에 의해 분석될 데이터를 제공할 수 있는, DRAM 디바이스들과 같은, 하나 이상의 메모리 디바이스들을 포함할 수 있다. 이러한 디바이스들은 고체 상태 드라이브들(SSD들), 멀티미디어미디어카드들(MMC들), 보안디지털(SD) 카드들, 컴팩트플래시(CF) 카드들, 또는 임의의 다른 적절한 디바이스로서 불리울 수 있거나 또는 이를 포함할 수 있다. 또한, 이러한 디바이스들은 범용 직렬 버스(USB), 주변 구성요소 상호연결(PCI), PCI 익스프레스(PCI-E), 소형 컴퓨터 시스템 인터페이스(SCSI), IEEE 1394(파이어와이어), 또는 임의의 다른 적절한 인터페이스와 같은, 임의의 적절한 인터페이스를 통해 시스템(10)에 결합할 수 있다는 것이 이해되어야 한다. 플래시 메모리 디바이스들과 같은, 메모리(16)의 동작을 용이하게 하기 위해, 시스템(10)은 메모리 제어기(예시되지 않음)를 포함할 수 있다. 이해될 바와 같이, 메모리 제어기는 독립적인 디바이스일 수 있거나 또는 그것은 프로세서(12)와 함께 내장될 수 있다. 부가적으로, 시스템(10)은 자기 저장 디바이스와 같은, 외부 저장 장치(18)를 포함할 수 있다. 외부 저장 장치는 또한 상태 기계 엔진(14)에 입력 데이터를 제공할 수 있다.
시스템(10)은 다수의 부가적인 요소들을 포함할 수 있다. 예를 들면, 컴파일러(20)는 도 8에 대하여 보다 상세히 설명되는 바와 같이, 상태 기계 엔진(14)을 프로그램하기 위해 사용될 수 있다. 입력 디바이스(22)는 또한 사용자가 시스템(10)에 데이터를 입력하도록 허용하기 위해 프로세서(12)에 결합될 수 있다. 예를 들면, 입력 디바이스(22)는 상태 기계 엔진(14)에 의한 나중 분석을 위해 메모리(16)에 데이터를 입력하기 위해 사용될 수 있다. 입력 디바이스(22)는 예를 들면, 버튼들, 스위칭 요소들, 키보드, 광 펜, 스타일러스, 마우스, 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이와 같은 출력 디바이스(24)는 또한 프로세서(12)에 결합될 수 있다. 디스플레이(24)는 예를 들면, LCD, CRT, LED들, 및/또는 오디오 디스플레이를 포함할 수 있다. 시스템은 또한 인터넷과 같은 네트워크와 인터페이스하기 위한, 네트워크 인터페이스 카드(NIC)와 같은, 네트워크 인터페이스 디바이스(26)를 포함할 수 있다. 이해될 바와 같이, 시스템(10)은 시스템(10)의 애플리케이션에 의존하여, 많은 다른 구성요소들을 포함할 수 있다.
도 2 내지 도 5는 FSM 격자(30)의 일 예를 예시한다. 일 예에서, FSM 격자(30)는 블록들(32)의 어레이를 포함한다. 이해될 바와 같이, 각각의 블록(32)은 FSM에서의 복수의 상태들에 대응하는 복수의 선택적으로 결합 가능한 하드웨어 요소들(예로서, 프로그램 가능한 요소들 및/또는 특수 목적 요소들)을 포함할 수 있다. FSM에서의 상태와 유사하게, 하드웨어 요소는 입력 스트림을 분석하며, 상기 입력 스트림에 기초하여 다운스트림 하드웨어 요소를 활성화시킬 수 있다.
프로그램 가능한 요소들은 많은 상이한 기능들을 구현하도록 프로그램될 수 있다. 예를 들면, 프로그램 가능한 요소들은 로우들(38)(도 3 및 도 4에 도시된) 및 블록들(32)(도 2 및 도 3에 도시된)로 계층적으로 조직되는 상태 기계 요소들(SME들)(34, 36)(도 5에 도시됨)을 포함할 수 있다. 계층적으로 조직된 SME들(34, 36) 사이에서의 신호들을 라우팅하기 위해, 블록-간 스위칭 요소들(40)(도 2 및 도 3에 도시됨), 블록-내 스위칭 요소들(42)(도 3 및 도 4에 도시됨), 및 로우-내 스위칭 요소들(44)(도 4에 도시됨)을 포함한, 프로그램 가능한 스위칭 요소들의 계층이 사용될 수 있다.
이하에 설명되는 바와 같이, 스위칭 요소들은 라우팅 구조들 및 버퍼들을 포함할 수 있다. SME(34, 36)는 FSM 격자(30)에 의해 구현된 FSM의 상태에 대응할 수 있다. SME들(34, 36)은 이하에 설명되는 바와 같이 프로그램 가능한 스위칭 요소들을 사용함으로써 함께 결합될 수 있다. 따라서, FSM은 상태들의 기능들에 대응하는 SME들(34, 36)을 프로그램함으로써 및 FSM에서의 상태들 사이에서의 전이들에 대응하도록 SME들(34, 36)을 함께 선택적으로 결합함으로써 FSM 격자(30) 상에 구현될 수 있다.
도 2는 FSM 격자(30)의 일 예의 전체 뷰를 예시한다. FSM 격자(30)는 프로그램 가능한 블록-간 스위칭 요소들(40)과 함께 선택적으로 결합될 수 있는 복수의 블록들(32)을 포함한다. 블록-간 스위칭 요소들(40)은 컨덕터들(46)(예로서, 와이어들, 트레이스들 등) 및 버퍼들(48, 50)을 포함할 수 있다. 일 예에서, 버퍼들(48, 50)은 블록-간 스위칭 요소들(40)로/로부터 신호들의 연결 및 타이밍을 제어하기 위해 포함된다. 이하에 추가로 설명되는 바와 같이, 버퍼들(48)은 블록들(32) 사이에서 전송되는 데이터를 버퍼링하기 위해 사용될 수 있는 반면, 버퍼들(50)은 블록-간 스위칭 요소들(40) 사이에서 전송되는 데이터를 버퍼링하기 위해 제공될 수 있다. 부가적으로, 블록들(32)은 신호들(예로서, 데이터)을 수신하고 데이터를 블록들(32)에 제공하기 위해 입력 블록(52)(예로서, 데이터 입력 포트)에 선택적으로 결합될 수 있다. 블록들(32)은 또한 블록들(32)로부터 외부 디바이스(예로서, 또 다른 FSM 격자(30))로 신호들을 제공하기 위해 출력 블록(54)(예로서, 출력 포트)에 선택적으로 결합될 수 있다. FSM 격자(30)는 또한 FSM 격자(30)로 프로그램(예로서, 이미지)을 로딩하기 위해 프로그래밍 인터페이스(56)를 포함할 수 있다. 이미지는 SME들(34, 36)의 상태를 프로그램(예로서, 설정)할 수 있다. 즉, 이미지는 입력 블록(52)에서 주어진 입력에 특정한 방식으로 반응하도록 SME들(34, 36)을 구성할 수 있다. 예를 들면, SME(34, 36)는 문자(‘a’)가 입력 블록(52)에서 수신될 때 하이(high) 신호를 출력하도록 설정될 수 있다.
일 예에서, 입력 블록(52), 출력 블록(54), 및/또는 프로그래밍 인터페이스(56)는 레지스터들로의 기록 또는 그로부터의 판독이 각각의 요소들로 또는 그로부터 데이터를 제공하도록 레지스터들로서 구현될 수 있다. 따라서, 프로그래밍 인터페이스(56)에 대응하는 레지스터들에 저장된 이미지로부터의 비트들은 SME들(34, 36) 상에 로딩될 수 있다. 도 2는 블록(32), 입력 블록(52), 출력 블록(54), 및 블록-간 스위칭 요소(40) 사이에서 특정한 수의 컨덕터들(예로서, 와이어, 트레이스)을 예시하지만, 다른 예들에서, 보다 적거나 또는 보다 많은 컨덕터들이 사용될 수 있다는 것이 이해되어야 한다.
도 3은 블록(32)의 일 예를 예시한다. 블록(32)은 프로그램 가능한 블록-내 스위칭 요소들(42)과 함께 선택적으로 결합될 수 있는 복수의 로우들(38)을 포함할 수 있다. 부가적으로, 로우(38)는 블록-간 스위칭 요소들(40)과 함께 또 다른 블록(32) 내에서의 또 다른 로우(38)에 선택적으로 결합될 수 있다. 로우(38)는 2의 그룹들(GOT들)(60)로서 여기에 불리우는 요소들의 쌍들로 조직된 복수의 SME들(34, 36)을 포함한다. 일 예에서, 블록(32)은 16개의 로우들(38)을 포함한다.
도 4는 로우(38)의 일 예를 예시한다. GOT(60)는 프로그램 가능한 로우-내 스위칭 요소들(44)에 의해 로우(38) 내에서의 다른 GOT들(60) 및 임의의 다른 요소들(예로서, 특수 목적 요소(58))에 선택적으로 결합될 수 있다. GOT(60)는 또한 블록-내 스위칭 요소(42)와 함께 다른 로우들(38)에서의 다른 GOT들(60), 또는 블록-간 스위칭 요소(40)와 함께 다른 블록들(32)에서의 다른 GOT들(60)에 결합될 수 있다. 일 예에서, GOT(60)는 제 1 및 제 2 입력(62, 64) 및 출력(66)을 가진다. 도 5를 참조하여 추가로 예시될 바와 같이, 제 1 입력(62)은 GOT(60)의 제 1 SME(34)에 결합되며 제 2 입력(62)은 GOT(60)의 제 2 SME(34)에 결합된다.
일 예에서, 로우(38)는 제 1 및 제 2 복수의 로우 상호연결 컨덕터들(68, 70)을 포함한다. 일 예에서, GOT(60)의 입력(62, 64)은 하나 이상의 로우 상호연결 컨덕터들(68, 70)에 결합될 수 있으며 출력(66)은 하나의 로우 상호연결 컨덕터 (68, 70)에 결합될 수 있다. 일 예에서, 제 1 복수의 로우 상호연결 컨덕터들(68)은 로우(38) 내에서의 각각의 GOT(60)의 각각의 SME(34, 36)에 결합될 수 있다. 제 2 복수의 로우 상호연결 컨덕터들(70)은 로우(38) 내에서의 각각의 GOT(60)의 단지 하나의 SME(34, 36)에 결합될 수 있지만, GOT(60)의 다른 SME(34, 36)에 결합될 수 없다. 일 예에서, 도 5에 대하여 보다 양호하게 예시될 바와 같이, 제 2 복수의 로우 상호연결 컨덕터들(70)의 제 1 절반은 로우(38) 내에서의 SME들(34, 36) 중 제 1 절반(각각의 GOT(60)로부터의 하나의 SME(34))에 결합할 수 있으며 제 2 복수의 로우 상호연결 컨덕터들(70)의 제 2 절반은 로우(38) 내에서의 SME들(34, 36)의 제 2 절반(각각의 GOT(60)로부터의 다른 SME(34, 36))에 결합할 수 있다. 제 2 복수의 로우 상호연결 컨덕터들(70) 및 SME들(34, 36) 사이에서의 제한된 연결성은 여기에 “패리티”로서 불리운다. 일 예에서, 로우(38)는 또한 카운터, 프로그램 가능한 불리언 로직 소자, 룩-업 테이블, RAM, 필드 프로그램 가능한 게이트 어레이(FPGA), 애플리케이션 특정 집적 회로(ASIC), 프로그램 가능한 프로세서(예로서, 마이크로프로세서), 또는 특수 목적 기능을 수행하기 위한 다른 요소와 같은 특수 목적 요소(58)를 포함할 수 있다.
일 예에서, 특수 목적 요소(58)는 카운터(또한 여기에서 카운터(58)로서 불리우는)를 포함한다. 일 에에서, 카운터(58)는 12-비트 프로그램 가능한 다운 카운터를 포함한다. 12-비트 프로그램 가능한 카운터(58)는 카운팅 입력, 리셋 입력, 및 제로-카운트 출력을 가진다. 검증될 때, 카운팅 입력은 1만큼 카운터(58)의 값을 차감시킨다. 검증될 때, 리셋 입력은 카운터(58)가 연관된 레지스터로부터 초기 값을 로딩하게 한다. 12-비트 카운터(58)에 대해, 12-비트 숫자까지 초기 값으로서 로딩될 수 있다. 카운터(58)의 값이 제로(0)로 차감될 때, 제로-카운트 출력이 검증된다. 카운터(58)는 또한 적어도 두 개의 모드들, 펄스 및 유지를 가진다. 카운터(58)가 펄스 모드로 설정될 때, 제로-카운트 출력은 카운터(58)가 제로로 차감할 때 클록 사이클 동안 검증되며, 다음 사이클 클록에서, 제로-카운트 출력은 더 이상 검증되지 않는다. 카운터(58)가 유지 모드로 설정될 때, 제로-카운트 출력은 카운터(58)가 제로로 차감할 때 클록 사이클 동안 검증되며, 카운터(58)가 검증되는 리셋 입력에 의해 리셋될 때까지 검증된 채로 있는다.
또 다른 예에서, 특수 목적 요소(58)는 불리언 로직를 포함한다. 몇몇 예들에서, 이러한 불리언 로직는 FSM 격자(30)에서 종단 상태 SME들(여기에서 나중에 논의되는 바와 같이, FSM의 종단 노드들에 대응하는)로부터 정보를 추출하기 위해 사용될 수 있다. 추출된 정보는 상태 정보를 다른 FSM 격자들(30)에 전달하고 및/또는 FSM 격자(30)를 재프로그램하기 위해, 또는 또 다른 FSM 격자(30)를 재프로그램하기 위해 사용된 프로그래밍 정보를 전달하기 위해 사용될 수 있다.
도 5는 GOT(60)의 일 예를 예시한다. GOT(60)는 입력들(62, 64)을 가지며 OR 게이트(76) 및 3-대-1 다중화기(78)에 결합된 그것들의 출력들(72, 74)을 가진 제 1 SME(34) 및 제 2 SME(36) 를 포함한다. 3-대-1 다중화기(78)는 GOT(60)의 출력(66)을 제 1 SME(34), 제 2 SME(36), 또는 OR 게이트(76)에 결합하도록 설정될 수 있다. OR 게이트(76)는 GOT(60)의 공통 출력(66)을 형성하기 위해 양쪽 출력들(72, 74) 모두를 함께 결합하기 위해 사용될 수 있다. 일 예에서, 제 1 및 제 2 SME(34, 36)는 상기 논의된 바와 같이 패리티를 보여주며, 여기에서 제 1 SME(34)의 입력(62)은 로우 상호연결 컨덕터들(68)의 몇몇에 결합될 수 있으며 제 2 SME(36)의 입력(64)은 다른 로우 상호연결 컨덕터들(70)에 결합될 수 있다. 일 예에서, GOT(60) 내에서의 두 개의 SME들(34, 36)은 스위칭 요소들(79) 중 하나 또는 양쪽 모두를 설정함으로써 연쇄되고 및/또는 스스로들로 루프 백될 수 있다. SME들(34, 36)은 다른 SME(34, 36)의 입력(62, 64)에 SME들(34, 36)의 출력(72, 74)을 결합함으로써 연쇄될 수 있다. SME들(34, 36)은 그것들 자신의 입력(62, 64)에 출력(72, 74)을 결합함으로써 스스로로 루프 백될 수 있다. 따라서, 제 1 SME(34)의 출력(72)은 제 1 SME(34)의 입력(62) 및 제 2 SME(36)의 입력(64) 중 어떤 것에도 결합되지 않고, 그 중 하나 또는 양쪽 모두에 결합될 수 있다.
일 예에서, 상태 기계 요소(34, 36)는 검출 라인(82)에 병렬로 결합된, 종종 동적 랜덤 액세스 메모리(DRAM)에 사용된 것들과 같은, 복수의 메모리 셀들(80)을 포함한다. 하나의 이러한 메모리 셀(80)은 하이 또는 로우 값(예로서, 1 또는 0)에 대응하는 하나와 같이, 데이터 상태에 설정될 수 있는 메모리 셀을 포함한다. 메모리 셀(80)의 출력은 검출 라인(82)에 결합되며 메모리 셀(80)로의 입력은 데이터 스트림 라인(84) 상에서의 데이터에 기초하여 신호들을 수신한다. 일 예에서, 데이터 스트림 라인(84) 상에서의 입력은 메모리 셀들(80) 중 하나를 선택하도록 디코딩된다. 선택된 메모리 셀(80)은 검출 라인(82)으로의 출력으로서 그것의 저장된 데이터 상태를 제공한다. 예를 들면, 입력 블록(52)에 수신된 데이터는 디코더(도시되지 않음)에 제공될 수 있으며 디코더는 데이터 스트림 라인들(84) 중 하나를 선택할 수 있다. 일 예에서, 디코더는 256개의 데이터 스트림 라인들(84)의 대응하는 1로 8-비트 ASCII 문자를 변환할 수 있다.
그러므로, 메모리 셀(80)은 메모리 셀(80)이 하이 값으로 설정될 때 검출 라인(82)에 하이 신호를 출력하며 데이터 스트림 라인(84) 상에서의 데이터는 메모리 셀(80)에 대응한다. 데이터 스트림 라인(84) 상에서의 데이터가 메모리 셀(80)에 대응하며 메모리 셀(80)이 로우 값으로 설정될 때, 메모리 셀(80)은 로우 신호를 검출 라인(82)에 출력한다. 검출 라인(82) 상에서의 메모리 셀들(80)로부터의 출력들은 검출 셀(86)에 의해 감지된다.
일 예에서, 입력 라인(62, 64) 상에서의 신호는 활성 또는 비활성 상태로 각각의 검출 셀(86)을 설정한다. 비활성 상태로 설정될 때, 검출 셀(86)은 각각의 검출 라인(82) 상에서의 신호에 관계없이 각각의 출력(72, 74) 상에 로우 신호를 출력한다. 활성 상태로 설정될 때, 검출 셀(86)은 하이 신호가 각각의 SME(34,36)의 메모리 셀들(82) 중 하나로부터 검출될 때 각각의 출력 라인(72, 74) 상에 하이 신호를 출력한다. 활성 상태에 있을 때, 검출 셀(86)은 각각의 SME(34, 36)의 메모리 셀들(82)의 모두로부터의 신호들이 로우일 때 각각의 출력 라인(72, 74) 상에 로우 신호를 출력한다.
일 예에서, SME(34, 36)는 256개의 메모리 셀들(80)을 포함하며 각각의 메모리 셀(80)은 상이한 데이터 스트림 라인(84)에 결합된다. 따라서, SME(34, 36)는 데이터 스트림 라인들(84) 중 선택된 하나 이상이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 프로그램될 수 있다. 예를 들면, SME(34)는 하이로 설정된 제 1 메모리 셀(80)(예로서, 비트 0) 및 로우로 설정된 모든 다른 메모리 셀들(80)(예로서, 비트들 1 내지 255)을 가질 수 있다. 각각의 검출 셀(86)이 활성 상태에 있을 때, SME(34)는 비트 0에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 출력(72) 상에 하이 신호를 출력한다. 다른 예들에서, SME(34)는 다수의 데이터 스트림 라인들(84) 중 하나가 적절한 메모리 셀들(80)을 하이 값으로 설정함으로써 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다.
일 예에서, 메모리 셀(80)은 연관된 레지스터로부터 비트들을 판독함으로써 하이 또는 로우 값으로 설정될 수 있다. 따라서, SME들(34)은 컴파일러(20)에 의해 생성된 이미지를 레지스터들에 저장하며 상기 레지스터들에서의 비트들을 연관된 메모리 셀들(80)에 로딩함으로써 프로그램될 수 있다. 일 예에서, 컴파일러(20)에 의해 생성된 이미지는 하이 및 로우(예로서, 1 및 0) 비트들의 이진 이미지를 포함한다. 이미지는 SME들(34, 36)을 연쇄시킴으로써 FSM으로서 동작하도록 FSM 격자(30)를 프로그램할 수 있다. 예를 들면, 제 1 SME(34)는 검출 셀(86)을 활성 상태로 설정함으로써 활성 상태로 설정될 수 있다. 제 1 SME(34)는 비트 0에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다. 제 2 SME(36)는 처음에 비활성 상태로 설정될 수 있지만, 활성일 때, 비트 1에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다. 제 1 SME(34) 및 제 2 SME(36)는 제 2 SME(36)의 입력(64)에 결합하도록 제 1 SME(34)의 출력(72)을 설정함으로써 연쇄될 수 있다. 따라서, 하이 신호가 비트 0에 대응하는 데이터 스트림 라인(84) 상에서 감지될 때, 제 1 SME(34)는 출력(72) 상에 하이 신호를 출력하며 제 2 SME(36)의 검출 셀(86)을 활성 상태로 설정한다. 하이 신호가 비트 1에 대응하는 데이터 스트림 라인(84) 상에 감지될 때, 제 2 SME(36)는 또 다른 SME(36)를 활성화시키기 위해 또는 FSM 격자(30)로부터 출력하기 위해 출력(74) 상에 하이 신호를 출력한다.
일 예에서, 단일 FSM 격자(30)는 단일 물리 디바이스 상에 구현되지만, 다른 예들에서 둘 이상의 FSM 격자들(30)이 단일 물리 디바이스(예로서, 물리 칩) 상에 구현될 수 있다. 일 예에서, 각각의 FSM 격자(30)는 별개의 데이터 입력 블록(52), 별개의 출력 블록(54), 별개의 프로그래밍 인터페이스(56), 및 별개의 세트의 프로그램 가능한 요소들을 포함할 수 있다. 게다가, 프로그램 가능한 요소들의 각각의 세트는 그것들의 대응하는 데이터 입력 블록(52)에서의 데이터에 반응(예로서, 하이 또는 로우 신호를 출력)할 수 있다. 예를 들면, 제 1 FSM 격자(30)에 대응하는 제 1 세트의 프로그램 가능한 요소들은 제 1 FSM 격자(30)에 대응하는 제 1 데이터 입력 블록(52)에서의 데이터에 반응할 수 있다. 제 2 FSM 격자(30)에 대응하는 제 2 세트의 프로그램 가능한 요소들은 제 2 FSM 격자(30)에 대응하는 제 2 데이터 입력 블록(52)에 반응할 수 있다. 따라서, 각각의 FSM 격자(30)는 한 세트의 프로그램 가능한 요소들을 포함하며, 여기에서 상이한 세트들의 프로그램 가능한 요소들은 상이한 입력 데이터에 반응할 수 있다. 유사하게, 각각의 FSM 격자(30), 및 각각의 대응하는 세트의 프로그램 가능한 요소들은 별개의 출력을 제공할 수 있다. 몇몇 예들에서, 제 1 FSM 격자(30)로부터의 출력 블록(54)은 제 2 FSM 격자(30)의 입력 블록(52)에 결합될 수 있으며, 따라서 제 2 FSM 격자(30)에 대한 입력 데이터는 일련의 FSM 격자들(30)의 계층적 배열로 제 1 FSM 격자(30)로부터의 출력 데이터를 포함할 수 있다.
일 예에서, FSM 격자(30)로 로딩하기 위한 이미지는 FSM 격자(30) 내에 프로그램 가능한 요소들, 프로그램 가능한 스위칭 요소들, 및 특수 목적 요소들을 구성하기 위해 복수의 비트들의 정보를 포함한다. 일 예에서, 이미지는 특정한 입력들에 기초하여 원하는 출력을 제공하도록 FSM 격자(30)를 프로그램하기 위해 FSM 격자(30)로 로딩될 수 있다. 출력 블록(54)은 데이터 입력 블록(52)에서의 데이터에 대한 프로그램 가능한 요소들의 반응에 기초하여 FSM 격자(30)로부터의 출력들을 제공할 수 있다. 출력 블록(54)으로부터의 출력은 주어진 패턴의 매칭을 표시한 단일 비트, 복수의 패턴들에 대한 매칭들 및 비-매칭들을 표시한 복수의 비트들을 포함한 워드, 및 주어진 순간에 모든 또는 특정한 프로그램 가능한 요소들의 상태에 대응하는 상태 벡터를 포함할 수 있다. 설명된 바와 같이, 다수의 FSM 격자들(30)은 패턴-인식(예로서, 스피치 인식, 이미지 인식 등), 신호 프로세싱, 이미징, 컴퓨터 비전, 암호화 및 기타와 같이, 데이터 분석을 수행하기 위해, 상태 기계 엔진(14)과 같은 상태 기계 엔진에 포함될 수 있다.
도 6은 FSM 격자(30)에 의해 구현될 수 있는 유한 상태 기계(FSM)의 예시적인 모델을 예시한다. FSM 격자(30)는 FSM의 물리적 구현으로서 구성(예로서, 프로그램)될 수 있다. FSM은 하나 이상의 루트 노드들(92)을 포함하는, 다이어그램(90)(예로서, 방향 그래프, 무방향 그래프, 가그래프)으로서 표현될 수 있다. 루트 노드들(92) 외에, FSM은 하나 이상의 에지들(98)을 통해 여러 개의 표준 노드들(94) 및 루트 노드들(92) 및 다른 표준 노드들(94)에 연결되는 종단 노드들(96)로 구성될 수 있다. 노드(92, 94, 96)는 FSM에서의 상태에 대응한다. 에지들(98)은 상태들 사이에서의 전이들에 대응한다.
노드들(92, 94, 96)의 각각은 활성 또는 비활성 상태에 있을 수 있다. 비활성 상태에 있을 때, 노드(92, 94, 96)는 입력 데이터에 반응(예로서, 응답)하지 않는다. 활성 상태에 있을 때, 노드(92, 94, 96)는 입력 데이터에 반응할 수 있다. 업스트림 노드(92, 94)는 입력 데이터가 업스트림 노드(92, 94) 및 다운스트림 노드(94, 96) 사이에서의 에지(98)에 의해 특정된 기준에 일치할 때 노드로부터 다운스트림인 노드(94, 96)를 활성화시킴으로써 입력 데이터에 반응할 수 있다. 예를 들면, 문자(‘b’)를 특정하는 제 1 노드(94)는 제 1 노드(94)가 활성이며 문자(‘b’)가 입력 데이터로서 수신될 때 에지(98)에 의해 제 1 노드(94)에 연결된 제 2 노드(94)를 활성화시킬 것이다. 여기에 사용된 바와 같이, “업스트림”은 하나 이상의 노드들 사이에서의 관계를 나타내며, 여기에서 하나 이상의 다른 노드들의 업스트림(또는 루프 또는 피드백 구성의 경우에 자체의 업스트림)인 제 1 노드는 제 1 노드가 하나 이상의 다른 노드들을 활성화시킬 수 있는(또는 루프의 경우에 스스로를 활성화시킬 수 있는) 상황을 나타낸다. 유사하게, “다운스트림”은 하나 이상의 다른 노드들의 다운스트림(또는 루프의 경우에 자체의 다운스트림)인 제 1 노드가 하나 이상의 다른 노드들에 의해 활성화될 수 있는(또는 루프의 경우에 단독으로 활성화될 수 있는) 관계를 나타낸다. 따라서, 용어들(“업스트림” 및 “다운스트림”)은 여기에서 하나 이상의 노드들 사이에서의 관계들을 나타내기 위해 사용되지만, 이들 용어들은 노드들 중에서 루프들 또는 다른 비-선형 경로들의 사용을 배제하지 않는다.
다이어그램(90)에서, 루트 노드(92)는 초기에 활성화될 수 있으며 입력 데이터가 루트 노드(92)로부터의 에지(98)에 일치할 때 다운스트림 노드들(94)을 활성화시킬 수 있다. 노드들(94)은 입력 데이터가 노드(94)로부터의 에지(98)에 일치할 때 노드들(96)을 활성화시킬 수 있다. 다이어그램(90) 전체에 걸쳐 노드들(94, 96)은 입력 데이터가 수신되는 바와 같은 이러한 방식으로 활성화될 수 있다. 종단 노드(96)는 입력 데이터에 의해 관심 시퀀스의 매칭에 대응한다. 따라서, 종단 노드(96)의 활성화는 관심 시퀀스가 입력 데이터로서 수신됨을 표시한다. 패턴 인식 기능을 구현한 FSM 격자(30)의 맥락에서, 종단 노드(96)에 도달하는 것은 관심 특정 패턴이 입력 데이터에서 검출됨을 표시할 수 있다.
일 예에서, 각각의 루트 노드(92), 표준 노드(94), 및 종단 노드(96)는 FSM 격자(30)에서 프로그램 가능한 요소에 대응할 수 있다. 각각의 에지(98)는 프로그램 가능한 요소들 사이에서의 연결들에 대응할 수 있다. 따라서, 또 다른 표준 노드(94) 또는 종단 노드(96)로 전이하는(예로서, 그것에 연결하는 에지(98)를 가진) 표준 노드(94)는 또 다른 프로그램 가능한 요소로 전이하는(예로서, 그것에 출력을 제공하는) 프로그램 가능한 요소에 대응한다. 몇몇 예들에서, 루트 노드(92)는 대응하는 프로그램 가능한 요소를 갖지 않는다.
FSM 격자(30)가 프로그램될 때, 프로그램 가능한 요소들의 각각은 또한 활성 또는 비활성 상태에 있을 수 있다. 주어진 프로그램 가능한 요소는, 비활성일 때, 대응하는 데이터 입력 블록(52)에서의 입력 데이터에 반응하지 않는다. 활성 프로그램 가능한 요소는 데이터 입력 블록(52)에서의 입력 데이터에 반응할 수 있으며, 입력 데이터가 프로그램 가능한 요소의 설정에 일치할 때 다운스트림 프로그램 가능한 요소를 활성화시킬 수 있다. 프로그램 가능한 요소가 종단 노드(96)에 대응할 때, 프로그램 가능한 요소는 외부 디바이스에 매칭의 표시를 제공하기 위해 출력 블록(54)에 결합될 수 있다.
프로그래밍 인터페이스(56)를 통해 FSM 격자(30)로 로딩된 이미지는 프로그램 가능한 요소들 및 특수 목적 요소들, 뿐만 아니라 프로그램 가능한 요소들 및 특수 목적 요소들 사이에서의 연결들을 구성할 수 있으며, 따라서 원하는 FSM이 데이터 입력 블록(52)에서 데이터에 대한 반응들에 기초하여 노드들의 순차적인 활성화를 통해 구현된다. 일 예에서, 프로그램 가능한 요소는 단일 데이터 사이클(예로서, 단일 문자, 문자들의 세트, 단일 클록 사이클)에 대해 활성인 채로 있으며 그 후 업스트림 프로그램 가능한 요소에 의해 재-활성화되지 않는다면 비활성이 된다.
종단 노드(96)는 과거 이벤트들의 압축된 이력을 제공하기 위해 고려될 수 있다. 예를 들면, 종단 노드(96)에 도달하기 위해 요구된 입력 데이터의 하나 이상의 패턴들은 상기 종단 노드(96)의 활성화에 의해 표현될 수 있다. 일 예에서, 종단 노드(96)에 의해 제공된 출력은 이진이며, 즉 출력은 관심 패턴이 매칭되는지 여부를 표시한다. 다이어그램(90)에서 종단 노드들(96) 대 표준 노드들(94)의 비는 매우 작을 수 있다. 다시 말해서, FSM에 높은 복잡도가 있을 수 있지만, FSM의 출력은 비교에 의해 작을 수 있다.
일 예에서, FSM 격자(30)의 출력은 상태 벡터를 포함할 수 있다. 상태 벡터는 FSM 격자(30)의 프로그램 가능한 요소들의 상태(예로서, 활성화된 또는 활성화되지 않은)를 포함한다. 일 예에서, 상태 벡터는 종단 노드들(96)에 대응하는 프로그램 가능한 요소들에 대한 상태들을 포함한다. 따라서, 출력은 다이어그램(90)의 모든 종단 노드들(96)에 의해 제공된 표시들의 모음을 포함할 수 있다. 상태 벡터는 워드로서 표현될 수 있으며, 여기에서 각각의 종단 노드(96)에 의해 제공된 이진 표시는 워드의 1 비트를 포함한다. 종단 노드들(96)의 이러한 인코딩은 FSM 격자(30)에 대한 검출 상태(예로서, 관심 시퀀스들이 검출되는지 여부 및 어떤 관심 시퀀스들이 검출되는지)의 효과적인 표시를 제공할 수 있다. 또 다른 예에서, 상태 벡터는 프로그램 가능한 요소들이 종단 노드(96)에 대응하는지 여부에 상관없이 프로그램 가능한 요소들의 모두 또는 서브세트의 상태를 포함할 수 있다.
상기 언급된 바와 같이, FMS 격자(30)는 패턴 인식 기능을 구현하도록 프로그램될 수 있다. 예를 들면, FSM 격자(30)는 입력 데이터에서 하나 이상의 데이터 시퀀스들(예로서, 서명들, 패턴들)을 인식하도록 구성될 수 있다. 관심 데이터 시퀀스가 FSM 격자(30)에 의해 인식될 때, 상기 인식의 표시는 출력 블록(54)에서 제공될 수 있다. 일 예에서, 패턴 인식은 예를 들면, 멀웨어 또는 네트워크 데이터에서의 다른 정보를 식별하기 위해 심볼들의 스트링(예로서, ASCII 문자들)을 인식할 수 있다.
도 7은 계층적 구조(100)의 일 예를 예시하며, 여기에서 FSM 격자들(30)의 2개의 레벨들이 직렬로 결합되며 데이터를 분석하기 위해 사용된다. 구체적으로, 예시된 실시예에서, 계층적 구조(100)는 직렬로 배열된 제 1 FSM 격자(30A) 및 제 2 FSM 격자(30B)를 포함한다. 각각의 FSM 격자(30)는 데이터 입력을 수신하기 위해 각각의 데이터 입력 블록(52), 프로그래밍 신호들을 수신하기 위해 프로그래밍 인터페이스 블록(56), 및 출력 블록(54)을 포함한다.
제 1 FSM 격자(30A)는 데이터 입력 블록에서 입력 데이터, 예를 들면 원 데이터를 수신하도록 구성된다. 제 1 FSM 격자(30A)는 상기 설명된 바와 같이 입력 데이터에 반응하며 출력 블록에서 출력을 제공한다. 제 1 FSM 격자(30A)로부터의 출력은 제 2 FSM 격자(30B)의 데이터 입력 블록에 전송된다. 제 2 FSM 격자(30B)는 그 후 제 1 FSM 격자(30A)에 의해 제공된 출력에 기초하여 반응하며 계층적 구조(100)의 대응하는 출력 신호(102)를 제공할 수 있다. 두 개의 FSM 격자들(30A, 30B)의 직렬로의 이러한 계층적 결합은 제 1 FSM 격자(30A)로부터의 압축된 워드로 과거 이벤트들에 관한 정보를 제 2 FSM 격자(30B)에 전달하기 위한 수단을 제공한다. 전달된 정보는 효과적으로 제 1 FSM 격자(30A)에 의해 기록되는 복잡한 이벤트들(관심 시퀀스들)의 요약일 수 있다.
도 7에 도시된 FSM 격자들(30A, 30B)의 2-레벨 계층(100)은 2개의 독립적인 프로그램들이 동일한 데이터 스트림에 기초하여 동작하도록 허용한다. 2-단계 계층은 상이한 영역들로서 모델링되는 생물학적 뇌에서의 시각적 인식과 유사할 수 있다. 이러한 모델 하에서, 영역들은 각각이 유사한 계산 기능(패턴 매칭)을 수행하지만 상이한 프로그램들(서명들)을 사용하는, 사실상 상이한 패턴 인식 엔진들이다. 다수의 FSM 격자들(30A, 30B)을 함께 연결함으로써, 데이터 스트림 입력에 대한 증가된 지식이 획득될 수 있다.
제 1 레벨의 계층(제 1 FSM 격자(30A)에 의해 구현된)은 예를 들면 원 데이터 스트림에 대해 직접 프로세싱을 수행할 수 있다. 즉, 원 데이터 스트림은 제 1 FSM 격자(30A)의 입력 블록(52)에서 수신될 수 있으며 제 1 FSM 격자(30A)의 프로그램 가능한 요소들은 원 데이터 스트림에 반응할 수 있다. 제 2 레벨(제 2 FSM 격자(30B)에 의해 구현된)의 계층은 제 1 레벨로부터의 출력을 프로세싱할 수 있다. 즉, 제 2 FSM 격자(30B)는 제 2 FSM 격자(30B)의 입력 블록(52)에서 제 1 FSM 격자(30A)의 출력 블록(54)으로부터 출력을 수신하며 제 2 FSM 격자(30B)의 프로그램 가능한 요소들은 제 1 FSM 격자(30A)의 출력에 반응할 수 있다. 따라서, 이 예에서, 제 2 FSM 격자(30B)는 입력으로서 원 데이터 스트림을 수신하기보다는, 오히려 제 1 FSM 격자(30A)에 의해 결정된 바와 같이 원 데이터 스트림에 의해 매칭되는 관심 패턴들의 표시들을 수신한다. 제 2 FSM 격자(30B)는 제 1 FSM 격자(30A)로부터의 출력 데이터 스트림에서 패턴들을 인식하는 FSM을 구현할 수 있다.
도 8은 FSM을 구현하기 위해 격자(30)와 같은 FSM 격자를 프로그램하도록 구성된 이미지로 소스 코드를 변환하기 위한 컴파일러에 대한 방법(110)의 일 예를 예시한다. 방법(110)은 소스 코드를 구문 트리로 파싱하는 단계(블록 112), 구문 트리를 오토마톤(automaton)으로 변환하는 단계(블록 114), 오토마톤을 최적화하는 단계(블록 116), 오토마톤을 네트리스트로 변환하는 단계(블록 118), 네트리스트를 하드웨어 상에 배치하는 단계(블록 120), 네트리스트를 라우팅하는 단계(블록 122), 및 결과 이미지를 공개하는 단계(블록 124)를 포함한다.
일 예에서, 컴파일러(20)는 소프트웨어 개발자들이 FSM 격자(30) 상에 FSM들을 구현하기 위한 이미지들을 생성하도록 허용하는 애플리케이션 프로그래밍 인터페이스(API)를 포함한다. 컴파일러(20)는 소스 코드에서의 정규 표현들의 입력 세트를 FSM 격자(30)를 프로그램하기 위해 구성되는 이미지로 변환하기 위한 방법들을 제공한다. 컴파일러(20)는 폰 노이만(von Neumann) 아키텍처를 가진 컴퓨터에 대한 지시들에 의해 구현될 수 있다. 이들 지시들은 컴퓨터 상에서의 프로세서(12)가 컴파일러(20)의 기능들을 구현하게 할 수 있다. 예를 들면, 지시들은, 프로세서(12)에 의해 실행될 때, 프로세서(12)가 프로세서(12)에 액세스 가능한 소스 코드 상에서의 블록들(112, 114, 116, 118, 120, 122, 및 124)에서 설명된 바와 같이 동작들을 수행하게 할 수 있다.
일 예에서, 소스 코드는 심볼들의 그룹 내에서 심볼들의 패턴들을 식별하기 위한 탐색 스트링들을 설명한다. 탐색 스트링들을 설명하기 위해, 소스 코드는 복수의 정규 표현들(regex들)을 포함할 수 있다. Regex는 심볼 탐색 패턴을 설명하기 위한 스트링일 수 있다. regex들은 프로그래밍 언어들, 텍스트 편집기들, 네트워크 보안, 및 기타와 같이, 다양한 컴퓨터 도메인들에서 광범위하게 사용된다. 일 예에서, 컴파일러에 의해 지원된 정규 표현들은 구조화되지 않은 데이터의 분석을 위한 기준들을 포함한다. 구조화되지 않은 데이터는 형태가 없으며 데이터 내에서의 워드들에 적용된 인덱싱이 없는 데이터를 포함할 수 있다. 워드들은 데이터 내에서, 프린트 가능한 및 프린트 가능하지 않은 바이트들의 임의의 조합을 포함할 수 있다. 일 예에서, 컴파일러는 Perl(예로서, Perl 호환 가능한 정규 표현들(PCRE)), PHP, 자바, 및 .NET 언어들을 포함한 regex들을 구현하기 위해 다수의 상이한 소스 코드 언어들을 지원할 수 있다.
블록(112)에서, 컴파일러(20)는 상관적으로 연결된 연산자들의 배열을 형성하기 위해 소스 코드를 파싱할 수 있으며, 여기에서 상이한 유형들의 연산자들은 소스 코드에 의해 구현된 상이한 함수들(예로서, 소스 코드에서의 regex들에 의해 구현된 상이한 함수들)에 대응한다. 소스 코드를 파싱하는 것은 소스 코드의 일반적 표현을 생성할 수 있다. 일 예에서, 일반적 표현은 구문 트리로서 알려진 트리 그래프의 형태로 소스 코드에서의 regex들의 인코딩된 표현을 포함한다. 여기에 설명된 예들은 다른 예들에서 구문 트리(또한 “추상형 구문 트리”로서 알려진)로서 배열을 나타내지만, 구체적 구문 트리 또는 다른 배열이 사용될 수 있다.
상기 언급된 바와 같이, 컴파일러(20)는 다수의 언어들의 소스 코드를 지원할 수 있기 때문에, 파싱은 언어에 관계없이 소스 코드를 비-언어 특정 표현, 예로서 구문 트리로 변환한다. 다라서, 컴파일러(20)에 의한 추가 프로세싱(블록들(114, 116, 118, 120))은 소스 코드의 언어에 관계없이 공통 입력 구조로부터 작동할 수 있다.
상기 주지된 바와 같이, 구문 트리는 상관적으로 연결되는 복수의 연산자들을 포함한다. 구문 트리는 다수의 상이한 유형들의 연산자들을 포함할 수 있다. 즉, 상이한 연산자들은 소스 코드에서의 regex들에 의해 구현된 상이한 함수들에 대응할 수 있다.
블록(114)에서, 구문 트리는 오토마톤으로 변환된다. 오토마톤은 FSM의 소프트웨어 모델을 포함하며 따라서 결정적 또는 비-결정적인 것으로서 분류될 수 있다. 결정적 오토마톤은 주어진 시간에 단일 경로의 실행을 갖는 반면, 비-결정적 오토마톤은 다수의 동시 발생 경로들의 실행을 가진다. 오토마톤은 복수의 상태들을 포함한다. 구문 트리를 오토마톤으로 변환하기 위해, 구문 트리에서 연산자들 및 연산자들 사이에서의 관계들은 상태들 사이에서의 전이들을 갖고 상태들로 변환된다. 일 예에서, 오토마톤은 FSM 격자(30)의 하드웨어에 부분적으로 기초하여 변환될 수 있다.
일 예에서, 오토마톤에 대한 입력 심볼들은 알파벳, 숫자들(0 내지 9), 및 다른 프린트 가능한 문자들의 심볼들을 포함한다. 일 예에서, 입력 심볼들은 바이트 값들(0 내지 255)에 의해 표현된다. 일 예에서, 오토마톤은 그래프의 노느들이 상태들의 세트에 대응하는 방향 그래프로서 표현될 수 있다. 일 예에서, 입력 심볼 상에서의 상태(p)에서 상태(q)로의 전이 α, 즉 δ(p,α)은 노드(p)에서 노드(q)로의 방향성 연결에 의해 도시된다. 일 예에서, 오토마톤의 반전은 몇몇 심볼 α상에서의 각각의 전이(p→q)가 동일한 심볼 상에서 반전되는(q→p) 새로운 오토마톤을 생성한다. 반전에서, 시작 상태는 최종 상태가 되며 최종 상태는 시작 상태가 된다. 일 예에서, 오토마톤에 의해 인식된(예로서, 매칭된) 언어는 오토마톤으로 순차적으로 입력될 때 최종 상태에 도달할 모든 가능한 문자 스트링들의 세트이다. 오토마톤에 의해 인식된 언어에서의 각각의 스트링은 시작 상태에서 하나 이상의 최종 상태들로의 경로를 추적한다.
블록(116)에서, 오토마톤이 구성된 후, 오토마톤은 다른 것들 중에서, 그것의 복잡도 및 크기를 감소시키기 위해 최적화된다. 오토마톤은 중복 상태들을 조합함으로써 최적화될 수 있다.
블록(118)에서, 최적화된 오토마톤은 네트리스트로 변환된다. 오토마톤을 네트리스트로 변환하는 것은 오토마톤의 각각을 상태를 FSM 격자(30) 상에서의 하드웨어 요소(예로서, SME들(34, 36), 다른 요소들)에 매핑시키며 하드웨어 요소들 사이에서의 연결들을 결정한다.
블록(120)에서, 네트리스트는 네트리스트의 각각의 노드에 대응하는 타겟 디바이스의 특정 하드웨어 요소(예로서, SME들(34, 36), 특수 목적 요소들(58))를 선택하기 위해 배치된다. 일 예에서, 배치시키는 것은 FSM 격자(30)에 대한 일반적인 입력 및 출력 제약들에 기초하여 각각의 특정한 하드웨어 요소를 선택한다.
블록(122)에서, 배치된 네트리스트는 네트리스트에 의해 설명된 연결들을 달성하기 위해 선택된 하드웨어 요소들을 함께 결합하기 위해 프로그램 가능한 스위칭 요소들(예로서, 블록-간 스위칭 요소들(40), 블록-내 스위칭 요소들(42), 및 로우-내 스위칭 요소들(44))에 대한 설정들을 결정하기 위해 라우팅된다. 일 예에서, 프로그램 가능한 스위칭 요소들에 대한 설정들은 선택된 하드웨어 요소들, 및 프로그램 가능한 스위칭 요소들에 대한 설정들을 연결하기 위해 사용될 FSM 격자(30)의 특정 컨덕터들을 결정함으로써 결정된다. 라우팅은 블록(120)에 위치하는 하드웨어 요소들 사이에서의 연결들의 보다 특정적인 제한들을 고려할 수 있다. 따라서, 라우팅은 FSM 격자(30) 상에서의 컨덕터들의 실제 제한들을 고려해볼 때 적절한 연결들을 하기 위해 전역적 배치에 의해 결정된 바와 같이 하드웨어 요소들 중 일부의 위치를 조정한다.
일단 네트리스트가 배치되며 라우팅되면, 배치되고 라우팅된 네트리스트는 FSM 격자(30)의 프로그래밍을 위한 복수의 비트들로 변환될 수 있다. 복수의 비트들은 여기에 이미지로서 불리운다.
블록(124)에서, 이미지는 컴파일러(20)에 의해 공개된다. 이미지는 FSM 격자(30)의 특정 하드웨어 요소들을 프로그램하기 위한 복수의 비트들을 포함한다. 이미지가 복수의 비트들(예로서, 0 및 1)을 포함하는 실시예들에서, 이미지는 이진 이미지로서 불리울 수 있다. 비트들은 프로그램된 FSM 격자(30)가 소스 코드에 의해 설명된 기능을 가진 FSM을 구현하도록SME들(34, 36), 특수 목적 요소들(58), 및 프로그램 가능한 스위칭 요소들의 상태를 프로그램하기 위해 FSM 격자(30)로 로딩될 수 있다. 배치(블록 120) 및 라우팅(블록 122)은 FSM 격자(30)에서의 특정 위치들에서의 특정 하드웨어 요소들을 오토마톤에서의 특정 상태들에 매핑시킬 수 있다. 따라서, 이미지에서의 비트들은 원하는 기능(들)을 구현하도록 특정 하드웨어 요소들을 프로그램할 수 있다. 일 예에서, 이미지는 컴퓨터 판독 가능한 매체에 기계 코드를 저장함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 디스플레이 디바이스 상에 이미지를 디스플레이함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 FSM 격자(30)로 이미지를 로딩하기 위한 프로그래밍 디바이스와 같이, 또 다른 디바이스에 이미지를 전송함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 FSM 격자(예로서, FSM 격자(30))로 이미지를 로딩함으로써 공개될 수 있다.
일 예에서, 이미지는 이미지로부터 SME들(34, 36) 및 다른 하드웨어 요소들로 비트 값들을 직접 로딩함으로써 또는 이미지를 하나 이상의 레지스터들에 로딩하고 그 후 레지스터들로부터 SME들(34, 36) 및 다른 하드웨어 요소들로 비트 값들을 기록함으로써 FSM 격자(30)로 로딩될 수 있다. 일 예에서, FSM 격자(30)의 하드웨어 요소들(예로서, SME들(34, 36), 특수 목적 요소들(58), 프로그램 가능한 스위칭 요소들(40, 42, 44))은 프로그래밍 디바이스 및/또는 컴퓨터가 하나 이상의 메모리 어드레스들에 이미지를 기록함으로써 FSM 격자(30)로 이미지를 로딩할 수 있도록 매핑된 메모리이다.
여기에 설명된 방법 예들은 적어도 부분적으로 기계 또는 컴퓨터-구현될 수 있다. 몇몇 예들은 상기 예들에 설명된 바와 같이 방법들을 수행하기 위해 전자 디바이스를 구성하도록 동작 가능한 지시들을 갖고 인코딩된 컴퓨터-판독 가능한 매체 또는 기계-판독 가능한 매체를 포함할 수 있다. 이러한 방법들의 구현은 마이크로코드, 어셈블리 언어 코드, 상위-레벨 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법들을 수행하기 위한 컴퓨터 판독 가능한 지시들을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품들의 부분들을 형성할 수 있다. 또한, 코드는 실행 동안 또는 다른 시간들에 하나 이상의 휘발성 또는 비-휘발성 컴퓨터-판독 가능한 미디어 상에 유형으로 저장될 수 있다. 이들 컴퓨터-판독 가능한 미디어는 이에 제한되지 않지만, 하드 디스크들, 착탈 가능한 자기 디스크들, 착탈 가능한 광 디스크들(예로서, 컴팩트 디스크들 및 디지털 비디오 디스크들), 자기 카세트들, 메모리 카드들 또는 스틱들, 랜덤 액세스 메모리들(RAM들), 판독 전용 메모리들(ROM들) 등을 포함할 수 있다.
이제 도 9를 참조하면, 상태 기계 엔진(14)의 실시예가 예시된다. 이전에 설명된 바와 같이, 상태 기계 엔진(14)은 데이터 버스를 통해 메모리(16)와 같은 소스로부터 데이터를 수신하도록 구성된다. 예시된 실시예에서, 데이터는 DDR3 버스 인터페이스(130)와 같은, 버스 인터페이스를 통해 상태 기계 엔진(14)에 전송될 수 있다. DDR3 버스 인터페이스(130)는 1 기가바이트/초보다 크거나 또는 동일한 레이트로 데이터를 교환할 수 있을 것이다. 이해될 바와 같이, 분석될 데이터의 소스에 의존하여, 버스 인터페이스(130)는 NAND 플래시 인터페이스, PCI 인터페이스 등과 같이, 데이터 소스로 및 그로부터 상태 기계 엔진(14)으로 데이터를 교환하기 위한 임의의 적절한 버스 인터페이스일 수 있다. 이전에 설명된 바와 같이, 상태 기계 엔진(14)은 데이터를 분석하도록 구성된 하나 이상의 FSM 격자들(30)을 포함한다. 각각의 FSM 격자(30)는 두 개의 반-격자들로 분할될 수 있다. 예시된 실시예에서, 각각의 반 격자는 24K SME들(예로서, SME들(34, 36))을 포함할 수 있으며, 따라서 격자(30)는 48K SME들을 포함한다. 격자(30)는 도 2 내지 도 5에 관하여 이전에 설명된 바와 같이 배열된 임의의 바람직한 수의 SME들을 포함할 수 있다. 또한, 단지 하나의 FSM 격자(30)가 예시되지만, 상태 기계 엔진(14)은 이전에 설명된 바와 같이 다수의 FSM 격자들(30)을 포함할 수 있다.
분석될 데이터는 버스 인터페이스(130)에서 수신될 수 있으며 다수의 버퍼들 및 버퍼 인터페이스들을 통해 FSM 격자(30)에 송신된다. 예시된 실시예에서, 데이터 경로는 데이터 버퍼들(132), 프로세스 버퍼들(134) 및 랭킹-간(IR) 버스 및 프로세스 버퍼 인터페이스(136)를 포함한다. 데이터 버퍼들(132)은 분석될 데이터를 수신하고 일시적으로 저장하도록 구성된다. 일 실시예에서, 두 개의 데이터 버퍼들(132)(데이터 버퍼(A) 및 데이터 버퍼(B))이 있다. 데이터는 두 개의 데이터 버퍼들(132) 중 하나에 저장될 수 있는 반면, 데이터는 FSM 격자(30)에 의한 분석을 위해, 다른 데이터 버퍼(132)로부터 비어진다. 예시된 실시예에서, 데이터 버퍼들(132)은 각각 32 킬로바이트들일 수 있다. IR 버스 및 프로세스 버퍼 인터페이스(136)는 프로세스 버퍼(134)로의 데이터의 전달을 용이하게 할 수 있다. IR 버스 및 프로세스 버퍼(136)는 데이터가 FSM 격자(30)에 의해 순서대로 프로세싱됨을 보장한다. IR 버스 및 프로세스 버퍼(136)는 데이터가 현재 순서로 수신되며 분석되도록 데이터, 타이밍 정보, 팩킹 지시들 등의 교환을 조정할 수 있다. 일반적으로, IR 버스 및 프로세스 버퍼(136)는 FSM 격자들(30)의 로직 랭킹들을 통해 동시에 다수의 데이터 세트들의 분석을 허용한다.
예시된 실시예에서, 상태 기계 엔진(14)은 또한 상태 기계 엔진(14)을 통해 다량의 데이터의 전달을 돕기 위해 압축 해제기(138) 및 압축기(140)를 포함한다. 압축기(140) 및 압축 해제기(138)는 데이터가 데이터 전달 시간들을 최소화하기 위해 압축될 수 있도록 함께 작동한다. 분석될 데이터를 압축함으로써, 버스 이용 시간이 최소화될 수 있다. 컴파일러(20)에 의해 제공된 정보에 기초하여, 어떤 상태 기계들이 사용되지 않을 가능성이 있는지에 대한 정보를 제공하기 위해 마스크가 상태 기계 엔진(14)에 제공될 수 있다. 압축기(140) 및 압축 해제기(138)는 또한 가변적인 버스트 길이들의 데이터를 핸들링하도록 구성될 수 있다. 압축된 데이터를 패딩하며 각각의 압축된 영역이 끝날 때에 대한 표시자를 포함함으로써, 압축기(140)는 상태 기계 엔진(14)을 통해 전체 프로세싱 속도를 개선할 수 있다. 압축기(140) 및 압축 해제기(138)는 또한 FSM 격자(30)에 의한 분석 후 매칭 결과 데이터를 압축 및 압축 해제하기 위해 사용될 수 있다.
이전에 설명된 바와 같이, FSM 격자(30)의 출력은 상태 벡터를 포함할 수 있다. 상태 벡터는 FSM 격자(30)의 프로그램 가능한 요소들의 상태(예로서, 활성화된 또는 활성화되지 않은)를 포함한다. 각각의 상태 벡터는 추가의 계층적 프로세싱 및 분석을 위해 상태 벡터 캐시 메모리(142)에 일시적으로 저장될 수 있다. 즉, 각각의 상태 기계의 상태가 저장될 수 있으며, 따라서 최종 상태는 추가 분석에 사용될 수 있는 반면, 재프로그래밍을 위한 상태 머신들 및/또는 새로운 데이터 세트의 추가 분석은 없다. 통상적인 캐시와 같이, 상태 벡터 캐시 메모리는 예를 들면, 여기에서 FSM 격자(30)에 의한 빠른 검색 및 사용을 위한 정보, 여기에서 상태 벡터들의 저장을 허용한다. 상태 벡터 메모리 버퍼, 상태 벡터 중간 입력 버퍼(146) 및 상태 벡터 중간 출력 버퍼(148)와 같은, 부가적인 버퍼들이 상태 기계 엔진(14)을 통해 패킷 송신 프로토콜을 고수하면서, 상태 벡터들의 빠른 분석 및 저장을 수용하기 위해 상태 벡터 캐시 메모리(142)와 함께 이용될 수 있다.
일단 관심 결과가 FSM 격자(30)에 의해 생성된다면, 매칭 결과들이 매칭 결과 메모리(150)에 저장될 수 있다. 즉, 매칭(예로서, 관심 패턴의 검출)을 표시한 “매칭 벡터”는 매칭 결과 메모리(150)에 저장될 수 있다. 매칭 결과는 그 후 예를 들면, 버스 인터페이스(130)를 통해 프로세서(12)로의 송신을 위해 매칭 버퍼(152)에 전송될 수 있다. 이전에 설명된 바와 같이, 매칭 결과들은 압축될 수 있다.
부가적인 레지스터들 및 버퍼들이 또한 상태 기계 엔진(14)에 제공될 수 있다. 예를 들면, 상태 기계 엔진(14)은 제어 및 상태 레지스터들(154)을 포함할 수 있다. 또한, 복원 및 프로그램 버퍼들(156)은 처음에 FSM 격자(30)를 프로그램하거나 또는 분석 동안 FSM 격자(30)에서의 기계들의 상태를 복원할 때 사용하기 위해 제공될 수 있다. 유사하게, 저장 및 복구 맵 버퍼들(158)은 또한 셋업 및 사용을 위한 저장 및 복구 맵들의 저장을 위해 제공될 수 있다.
논의된 바와 같이, 몇몇 실시예들에서, 블록(32)에서의 로우들(38)의 각각은 카운터, 프로그램 가능한 불리언 로직 셀, 룩-업 테이블 RAM, 필드 프로그램 가능한 게이트 어레이(FPGA), 애플리케이션 특정 집적 회로(ASIC), 프로그램 가능한 프로세서(예로서, 마이크로프로세서), 또는 특수 목적 기능을 수행하기 위한 다른 요소와 같은 하나 이상의 특수 목적 요소들(58)을 포함할 수 있다. 특수 목적 요소(58)는 각각의 로우(38)에서 하나 이상의 GOT(60)를 가진 로우-내 스위칭 요소들에 연결될 수 있다. 더욱이, 각각의 로우(38)로부터의 출력들은 블록-간 스위칭 요소들(40)에 의해 연결될 수 있는, 블록-내 스위칭 요소들(42)에 연결될 수 있다.
도 10은 각각이 특수 목적 요소(58)를 포함하는 로우들(38)을 갖는 블록(32)의 일 예의 예시이다. 예를 들면, 블록(32)에서의 특수 목적 요소들(58)은 카운터 셀들(58A) 및 불리언 로직 셀들(58B)을 포함할 수 있다. 로우 위치들(0 내지 4) 에서의 로우들(38)만이 도 10에 예시되지만(예로서, 38A 내지 38E로 라벨링된), 각각의 블록(32)은 임의의 수의 로우들(38)(예로서, 16개의 로우들(38))을 가질 수 있으며, 하나 이상의 특수 목적 요소들(58)은 로우들(38)의 각각에 구성될 수 있다. 예를 들면, 일 실시예에서, 카운터 셀들(58A)은 특정한 로우들(38)에 구성될 수 있는 반면(예로서, 로우 위치들(0, 4, 8, 및 12)에), 불리언 로직 셀들(58B)은 16개의 로우들(38)의 나머지(예로서, 로우 위치들(1, 2, 3, 5, 6, 7, 9, 10, 11, 13, 14, 15, 및 16)에)에 구성될 수 있다. GOT들(60) 및 특수 목적 요소들(58)은 로우-내 스위칭 요소들(44), 블록-내 스위칭 요소들(42), 및/또는 블록-간 스위칭 요소들(40)을 통해 격자에서의 요소들에 선택적으로 결합될 수 있다.
도 10은 하나의 카운터 셀(58A) 또는 하나의 불리언 로직 셀(58B)을 가진 것으로서 각각의 로우(38)를 묘사하지만, 로우들(38)은 단지 하나의 특수 목적 요소(58)를 갖는 것에 제한되지 않는다는 것이 주의되어야 한다. 예를 들면, 몇몇 실시예들에서, 하나 이상의 로우들(38)은 하나 이상의 카운터들(58A), 뿐만 아니라 부가적인 특수 목적 요소들(58)을 가질 수 있다. 카운터(58A)를 포함한, 특수 목적 요소들(58)은 예를 들면, 로우(38) 내에서의 로우-내 스위칭 요소들(44)을 통해 다른 특수 목적 요소들(58)과 통신할 수 있을 것이다. 더욱이, 카운터들(58A)은 12-비트 차감식 카운터들에 제한되지 않는다. 몇몇 실시예들에서, 상이한 비트 크기들의 적절한 카운터들 및/또는 초기 값으로 증분하는 카운터들이 또한 사용될 수 있다.
몇몇 실시예들에서, 각각의 로우(38)에서의 각각의 활성 GOT(60)는 하나 이상의 상태들의 검출을 표시한 신호를 출력할 수 있으며, 특수 목적 요소들(58)은 다양한 가능한 기능들 중 적어도 하나를 수행하기 위해 그것에 선택적으로 결합된 GOT들(60)의 출력들을 수신할 수 있다. 예를 들면, 불리언 로직 셀들(58B)은 AND, OR, NAND, NOR, 곱의 합(SoP), 부정-출력 곱의 합(NSoP), 부정-출력 합의 곱(NPoS), 및 합의 곱(PoS) 함수들과 같은, 로직 함수들을 수행하기 위해 사용될 수 있다. 더욱이, 카운터(58A) 및/또는 불리언 로직 셀(58B)로부터의 출력들은 보다 큰 복잡도를 가진 카운팅 또는 로직 함수들을 수행하기 위해 예를 들면, 로우-내 스위칭 요소들(44) 및 블록-내 스위칭 요소들(42)을 통해 전달될 수 있다. 몇몇 실시예들에서, 카운터들(58A) 및 불리언 로직 셀들(58B)과 같은 상이한 특수 목적 요소들(58)은 함께 사용될 수 있다. 예를 들면, 하나 이상의 불리언 로직 셀들(58B)의 출력은 블록(32)에서 하나 이상의 카운터들(58A)에 의해 카운팅될 수 있다.
불리언 로직 셀들(58B) 및 블록(32)의 다른 요소들 사이에서의 가능한 연결이 도 10에 간소화되지만, 불리언 로직 셀들(58B)은 다수의 프로그램 가능한 입력들뿐만 아니라, 예를 들면 GOT들(60)에 선택적으로 결합될 수 있는 다수의 입력들을 가질 수 있다. 불리언 로직 셀(58B)의 표현은 도 11의 로직 다이어그램(160)에 예시된다. 로직 다이어그램(160)은 불리언 로직 셀(58B)에서의 로직 요소들의 구성의 일 예이다. 몇몇 실시예들에서, 불리언 로직 셀(58B)은 3개의 프로그램 가능한 비트들을 가질 수 있다. 제 1 프로그램 가능한 비트는 셀(58B)의 제 1 입력을 반전시키는 것을 포함하고, 제 2 프로그램 가능한 비트는 셀(58B)의 마지막 출력을 반전시키는 것을 포함하며, 제 3 프로그램 가능한 비트는 셀(58B)의 최종 출력 게이트로서 AND 게이트 또는 OR 게이트의 선택을 포함한다. 몇몇 실시예들에서, 특정한 로직 셀(58B)에 대한 3개의 프로그램 가능한 비트들은 로직 요소에 선택적으로 결합된 GOT 출력들 상에서 다양한 가능한 로직 연산들 중 선택된 것을 수행하기 위해 컴파일러에 의해 생성된 이미지에 의해 프로그램될 수 있다. 수행될 로직 연산들에 의존하여, 3개의 프로그램 가능한 비트들의 임의의 조합이 불리언 로직 셀(58B)을 통해 상이한 로직 연산들을 야기하도록 프로그램될 수 있다.
로직 다이어그램(160)에 의해 표현된 바와 같이, 특정한 실시예에서, 불리언 로직 셀(58B)은 예를 들면, 격자의 프로그래밍을 통해 GOT들(60)과 같은, 다른 요소들의 출력들에 선택적으로 결합될 수 있는 16 입력들(162)을 가질 수 있다. 부가적으로, 불리언 로직 셀은 또한 로우-내 스위칭 요소들(44), 블록-내 스위칭 요소들(42), 및 블록-간 스위칭 요소들(40)을 통해, 다른 로우들(38)에서의 다른 요소들, 또는 다른 블록들(32)에서의 다른 요소들에 선택적으로 결합될 수 있다. 상이한 요소들 사이에서의 상이한 선택적 결합들은 컴파일러(20)에 의해 로딩된 이미지에 의해 적어도 부분적으로 결정될 수 있다. 제 1 프로그램 가능한 비트, 제 1 입력(즉, 입력들(162))의 반전은 반전 입력(166)을 통해 적용될 수 있다. 반전 입력은, 제어된 인버터들로서 기능할 수 있는, XOR 게이트들(168)의 입력들에 적절한 전압을 인가할 수 있다. 몇몇 실시예들에서, GOT 입력(162)은 반전 입력(166)이 로우이면 XOR 게이트(168)를 통해 전달될 수 있으며, GOT 입력(162)은 반전 입력(166)이 하이일 때 XOR 게이트(168)를 통해 출력할 때 반전될 수 있다.
XOR 게이트들(168)로부터의 출력은 OR 게이트들(170)로의 제 1 입력일 수 있다. OR 게이트들(170)로의 제 2 입력은 마스크 입력 라인(164)일 수 있다. 마스크 입력 라인(164)은 하나 이상의 입력들(162)을 선택적으로 디스에이블하기 위해 입력들(162)과 연관된 하나 이상의 OR 게이트들(170)에 하이 신호를 입력할 수 있거나 또는 입력들(162) 중 하나 이상을 선택적으로 인에이블하기 위해 하나 이상의 OR 게이트들(170)에 로우 신호를 입력할 수 있다. 몇몇 실시예들에서, 마스크 입력 라인(164)은 예를 들면, 레지스터 설정에 의해, 또는 각각의 로우(38) 또는 블록(32)에서의 선택적 결합들에 의해 결정될 수 있다.
마스크 입력들이 OR 게이트들(170)로 하여금 XOR 게이트들(168)로부터의 출력들을 통해 운반할 수 있게 한다면(GOT 입력들(162) 또는 역 GOT 입력들), OR 게이트들(170)의 출력은 일련의 AND 게이트들(172, 176)을 통해 송신될 수 있다. AND 게이트들(174)의 제 1 세트(172)는 각각의 입력(162)과 연관된 OR 게이트(170)의 둘 이상의 출력들에 대해 AND 연산을 수해할 수 있으며, AND 게이트들(178)의 제 2 세트(176)는 AND 게이트들(174)의 제 1 세트(172)의 출력들에 대해 AND 연산을 수행할 수 있다.
AND 게이트들의 제 2 세트(176)의 출력들은 AND 게이트(180) 또는 OR 게이트(182)로 입력될 수 있다. AND 게이트(180) 또는 OR 게이트(182)의 선택은 불리언 로직 셀(58B)의 제 2 프로그램 가능한 비트일 수 있다. 제 3 프로그래밍 비트는 AND 게이트(180) 또는 OR 게이트(182) 중 하나의 출력에 대한 제어된 인버터를 표현할 수 있는 XOR 게이트(186)로 입력될 수 있는 반전 출력 신호(184)를 포함한다.
몇몇 실시예들에서, 불리언 로직 셀(58B)은 평가될 데이터 스트림에서의 모든 데이터가 프로세싱된 후 매칭이 발생하는지 여부를 결정하기 위해 사용될 수 있다. 예를 들면, 불리언 로직 셀(58B)은 상태들(A 및 B)의 조합이 검출되는지 여부를 결정하기 위해 사용될 수 있으며, 여기에서 상태 A는 상태 B가 데이터 스트림에서 검출될 수 있기 전에 데이터 스트림에서 검출될 수 있는 것이 가능할 수 있다(그 역 또한 마찬가지이다). 예를 들면, 불리언 로직 셀(58B)은 “데이터의 끝에서의 매칭” 상황을 결정하기 위해 사용될 수 있으며, 여기에서 매칭은 단지 데이터 스트림의 끝에서만 결정될 수 있다. 더욱이, 불리언 로직 셀(58B)은 상태(A)(이것)가 발생하며, 상태(B)(저것)가 발생하지 않을 때 매칭이 발생할 수 있는 “저것이 아닌 이것” 상황을 결정하기 위해 사용될 수 있다.
몇몇 실시예들에서, 불리언 로직 셀(58B)은 OR 게이트(190)에 결합될 수 있는, 앵커로서 또한 불리우는, 데이터 입력(188)의 끝을 포함할 수 있다. 데이터 입력(188)의 끝은 예를 들면, “데이터의 끝에서의 매칭” 상황 또는 “저것이 아닌 이것 상황”을 결정하기 위해 사용될 수 있다. 데이터 입력(188)의 끝은 데이터 입력(188)의 끝이 하이일 때까지 불리언 로직 셀(58B)의 출력을 차단할 수 있다. OR 게이트(190)의 다른 입력은 마스크 입력(165)이 하이일 때 OR 게이트를 통해 데이터 신호(188)의 끝의 송신을 디스에이블하거나 또는 마스크 입력(165)이 로우일 때 데이터 신호들(188)의 끝의 출력(192)을 인에이블할 수 있는 마스크 입력(165)일 수 있다. OR 게이트(190)로부터의 데이터 출력(192)의 끝은 AND 게이트(194)로 입력될 수 있다. AND 게이트(194)로부터의 출력(196)은 데이터 입력(188)의 끝이 로우일 때 로우이다. 데이터 입력(188)의 끝이 하이이며 XOR 게이트(186)의 출력이 또한 하이이면, XOR 게이트(186)의 출력은 출력(196)으로서 AND 게이트(194)를 통해 전달할 수 있다. 그러므로, 출력(196)은 데이터 스트림의 프로세싱이 완료됨을 표시하는, 단지 XOR 게이트(186)의 출력이 하이이며 데이터 신호(192)의 끝이 AND 게이트(194)에서 입력되는 경우에만 하이이다.
3개의 프로그램 가능한 비트들(예로서, 반전 입력 신호(166), 반전 입력 신호(184), 및 최종 출력 AND 게이트(180) 또는 OR 게이트(182))의 상이한 프로그래밍 조합들은 각각의 불리언 로직 셀(58B)에서 수행될 수 있는 8(즉, 23)개의 가능한 로직 함수들을 야기할 수 잇다. 등가 로직 회로 다이어그램들이 도 12 내지 도 19에 표현되며, 여기에서 도 12 내지 도 15 함수들은 제 1 반전 입력 신호(166)를 반전시키지 않은 결과이며, 도 16 내지 도 19 함수들은 제 1 반전 입력 신호(166)를 반전시킨 결과이다. 도 12, 도 13, 도 16, 및 도 17은 마지막 반전 출력 신호(184)를 반전시키지 않은 결과이며 도 14, 도 15, 도 18, 및 도 19는 마지막 반전 출력 신호(184)를 반전시킨 결과이다. 더욱이, 도 12, 도 14, 도 16, 및 도 18은 불리언 로직 셀(58B)의 최종 출력 게이트로서 AND 게이트(180)를 선택한 결과이며, 도 13, 도 15, 도 17, 및 도 19는 불리언 로직 셀(58B)의 최종 출력 게이트로서 OR 게이트(182)를 선택한 결과이다.
도 12 내지 도 19에 표현된 로직 함수들의 각각은 로우(38)에서의 GOT(60)와 같이, 요소의 출력에 선택적으로 결합된 입력(162)에 대해 수행된 함수를 묘사한다. 그러나, 각각의 함수는 GOT들과 같이, 하나 이상의 요소들의 출력(들)에 선택적으로 결합된 하나 이상의 입력들에 대해 수행될 수 있으며, 하나 이상의 함수는 각각의 로우(38)에서 불리언 로직 셀(58B)에 의해 입력들(162)에 대해 수행될 수 있다. 게다가, 전체 데이터 세트가 매칭이 결정되기 전에 프로세싱될 연산들에 대해, 각각의 로직 함수는 데이터 신호(188)의 끝이 입력될 때 출력하는(196) 마지막 AND 게이트(194)를 포함할 수 있다. 데이터 신호의 끝이 고려되지 않는 연산들에 대해, OR 게이트(190)는 데이터 신호의 끝이 AND 게이트(194)에 출력하지 않을 수 있는 마스크 입력(165)에 의해 마스킹될 수 있다.
도 12는 비-반전 입력(166), 비-반전 출력(184), 및 AND 게이트(180)의 선택으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(200)이다. 등가 로직 다이어그램(200)에서 사용된 AND 게이트(202)는 하나 이상의 AND 게이트들을 표현할 수 있다(예로서, 도 11로부터의 AND 게이트 세트들(172 및 176)을 통해). 등가 로직 다이어그램(200)은 입력(162)에 대해 AND 함수를 수행할 수 있다. 도 13은 비-반전 입력(166), 비-반전 출력(184), 및 OR 게이트(182)의 선택으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(204)이다. 등가 로직 다이어그램(204)은 입력(162)에 대해 곱의 합(SoP) 함수를 수행할 수 있다.
도 14는 비-반전 입력(166), 반전 출력(184)(인버터(208)에 의해 표현된), 및 AND 게이트(180)의 선택으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(206)이다. 등가 로직 다이어그램(206)은 입력(162)에 대해 NAND 함수를 수행할 수 있다. 등가 로직 다이어그램(206)에서의 마지막 반전 출력(184)의 반전으로 인해, NAND 함수의 출력은 등가 로직 다이어그램(200)에서 AND 함수의 출력의 역일 수 있다. 도 15는 비-반전 입력(166), 반전 출력(184)(인버터(208)에 의해 표현된), 및 OR 게이트(182)의 선택으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(210)이다. 등가 로직 다이어그램(210)은 입력(162)에 대해 부정-출력 곱의 합(NSoP) 함수를 수행할 수 있다. 등가 로직 다이어그램(210)에서의 마지막 반전 출력(184)의 반전으로 인해, NSoP 함수의 출력은 등가 로직 다이어그램(204)에서의 SoP 함수의 출력의 역(부정 SoP)일 수 있다.
도 16은 반전 입력(166)(인버터(208)에 의해 표현된), 비-반전 출력(184), 및 AND 게이트(180)의 선택으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(212)이다. 등가 로직 다이어그램(212)은 입력(162)에 대해 NOR 함수를 수행할 수 있다. 제 1 반전 입력(166)의 반전으로 인해, 부정 로직 요소들은 NOR 함수(212)에서의 로직 게이트들을 표현하기 위해 사용될 수 있다. 예를 들면, AND 게이트(214)의 입력들 및 출력들에서의 버블들은 입력들 및 출력들에서의 반전을 표현할 수 있으며, 이것은 AND 게이트(214)가 OR 게이트(예로서, OR 게이트(170))의 로직 등가이게 만들 수 있다. OR 게이트들(216 및 218)에 대한 입력들 및 출력들에서의 버블들은 입력들 및 출력들에서의 역을 표현할 수 있으며, 이것은 OR 게이트들(216 및 218)이 두 개의 AND 게이트들(예로서, 각각 AND 게이트들(202 및 180))에 로직 등가이게 만든다. 이와 같이, 반전된 OR 게이트(218)는 선택된 AND 게이트(180)를 표현할 수 있다. 반전된 입력(208에 의해 표현된)을 가진 비-반전 출력을 갖도록 NOR 함수(212)를 프로그램하기 위해, 게이트(220)의 입력 및 출력에서의 반전(다시 버블들에 의해 표현된)은 비-반전 버퍼 게이트를 야기할 수 있다. 220
도 17은 반전 입력(166)(인버터(208)에 의해 표현된), 비-반전 출력(184)(버퍼 게이트(220)에 의해 표현된), 및 OR 게이트(182)의 선택으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(222)이다. 등가 로직 다이어그램(222)은 입력(162)에 대해 부정-출력 합의 곱(NPoS) 함수를 수행할 수 있다. 제 1 반전 입력(166)의 반전으로 인해, 부정 로직 요소들은 NPoS 함수(222)에서의 로직 게이트들을 표현하기 위해 사용될 수 있다. 예를 들면, AND 게이트(224)의 입력들 및 출력들에서의 버블들은 입력들 및 출력들에서의 반전을 표현할 수 있으며, 이것은 AND 게이트(224)가 OR 게이트(예로서, OR 게이트(182))의 로직 등가이게 만들 수 있다. 이와 같이, 반전된 AND 게이트(224)는 선택된 OR 게이트(182)를 표현할 수 있다.
도 18은 반전 입력(166)(인버터(208)에 의해 표현된), 반전 출력(184), 및 AND 게이트(180)의 선택(부정 OR 게이트(218)에 의해 표현된)으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(226)이다. 등가 로직 다이어그램(226)은 입력(162)에 대해 OR 함수를 수행할 수 있다. 마지막 반전 출력(184)의 반전(인버터(208)에 의해 표현된)으로 인해, 부정 로직 요소들은 OR 함수(226)에서 로직 게이트들을 표현하기 위해 사용될 수 있다. 또한, OR 함수(226)의 출력이 반전됨에 따라, 게이트(230)에서의 입력은 제 1 입력의 반전(인버터(208)으로부터 반전될 수 있으며, 게이트(230)는 활성-로우 입력일 수 있다.
도 19는 반전 입력(166)(인버터(208)에 의해 표현된), 반전 출력(184)(활성-로우 입력 게이트(230)에 의해 표현된), 및 OR 게이트(182)의 선택(부정 AND 게이트(224)에 의해 표현된)으로부터 비롯된 프로그램된 로직 함수의 등가 로직 회로 다이어그램(230)이다. 등가 로직 다이어그램(232)은 입력(162)에 대해 합의 곱(PoS)을 수행할 수 있다.
본 발명은 다양한 수정들 및 대안 형태들에 영향을 받기 쉬울 수 있지만, 특정 실시예들은 도면들에서 예로서 도시되며 여기에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 정의되 바와 같이 본 발명의 사상 및 범위 내에 있는 모든 수정들, 등가물들, 및 대안들을 커버하는 것이다.

Claims (26)

  1. 디바이스로서,
    적어도 하나의 칩
    을 포함하고,
    상기 적어도 하나의 칩은 상태 기계 격자를 포함하고,
    상기 상태 기계 격자는 복수의 블록들을 포함하고,
    상기 복수의 블록들 각각은 복수의 로우들을 포함하고,
    상기 로우들의 각각은 복수의 프로그램 가능한 요소들을 포함하며, 상기 프로그램 가능한 요소들 중 특정 요소는 상태의 검출에 기초하여 신호를 출력하도록 구성되며,
    상기 블록들 중 특정 블록의 로우들 중 적어도 하나는, 상기 프로그램 가능한 요소들에 의한 하나 이상의 상태의 검출의 표시를 수신하기 위해 프로그램 가능한 로우-내 스위칭 요소들을 통해 상기 블록들 중 특정 블록의 상기 복수의 로우들 중 임의의 것에서의 상기 프로그램 가능한 요소들 중 임의의 것에 선택적으로 결합 가능하도록 구성된 불리언 로직 셀을 더 포함하며, 상기 불리언 로직 셀은 상기 표시에 기초하여 로직 함수의 결과를 출력하도록 구성되고, 상기 로직 함수는, 반전 또는 비-반전이도록 상기 불리언 로직 셀의 입력을 선택적으로 프로그램하고, 반전 또는 비-반전이도록 상기 불리언 로직 셀의 출력을 선택적으로 프로그램하며, 상기 불리언 로직 셀의 최종 출력으로서 AND 게이트 또는 OR 게이트를 선택적으로 프로그램함으로써 선택되는, 디바이스.
  2. 청구항 1에 있어서, 상기 블록들 중 특정 블록의 복수의 로우들의 각각은, 상기 불리언 로직 셀과 상기 로우의 상기 복수의 프로그램 가능한 요소들 중 임의의 것을 선택적으로 결합하도록 구성되는 로우-내 회로를 포함하는, 디바이스.
  3. 청구항 2에 있어서, 상기 복수의 블록들의 각각은 상기 블록의 상기 복수의 로우들 중 임의의 것을 선택적으로 결합하도록 구성된 블록-내 회로를 포함하며, 상기 블록의 상기 복수의 로우들 중 하나에서의 하나의 불리언 로직 셀은 상기 블록의 상기 복수의 로우들 중 다른 로우에서의 다른 불리언 로직 셀에 결합될 수 있는, 디바이스.
  4. 청구항 3에 있어서, 상기 상태 기계 격자는 상기 복수의 블록들 중 임의의 것을 선택적으로 결합하도록 구성된 블록-간 회로를 포함하며, 상기 복수의 블록들 중 특정 블록에서의 상기 불리언 로직 셀은 상기 로우-내 회로, 상기 블록-내 회로, 및 상기 블록-간 회로를 통해 상기 복수의 블록들 중 다른 블록에서의 프로그램 가능한 요소에 선택적으로 결합될 수 있는, 디바이스.
  5. 청구항 1에 있어서, 불리언 로직 셀을 포함하지 않는 상기 블록들 중 특정 블록의 상기 복수의 로우들 중 특정 로우는 카운터를 포함하며, 상기 카운터는 로우-내 회로 및 블록-내 회로를 통해 상기 불리언 로직 셀에 선택적으로 결합 가능한, 디바이스.
  6. 청구항 1에 있어서, 상기 불리언 로직 셀은 상기 불리언 로직 셀의 상기 입력을 마스킹하는 마스킹 입력 신호를 수신하도록 구성된 마스크 입력을 포함하는, 디바이스.
  7. 청구항 1에 있어서, 상기 입력은 16개의 입력들 중 하나를 포함하는, 디바이스.
  8. 청구항 1에 있어서, 상기 불리언 로직 셀은 데이터 회로의 단부를 포함하며, 상기 데이터 회로의 단부는 상기 데이터 회로의 단부가 데이터 스트림에서의 모든 데이터가 프로세싱되었음을 표시하는 데이터 신호의 끝을 수신할 때 상기 불리언 로직 셀이 출력하도록 구성되는, 디바이스.
  9. 청구항 8에 있어서, 상기 데이터 회로의 단부는, 마스크 입력 및 데이터 입력의 끝 및 출력 AND 게이트에 연결된 출력을 포함하는 OR 게이트를 포함하며, 상기 출력 AND 게이트는 상기 데이터 회로의 단부가 상기 데이터 신호의 끝을 수신할 때 상기 로직 함수의 결과들을 출력하는, 디바이스.
  10. 청구항 1에 있어서, 상기 불리언 로직 셀의 상기 입력이 비-반전이도록 프로그램되고, 상기 불리언 로직 셀의 상기 출력은 반전이도록 프로그램되며, 상기 AND 게이트가 상기 불리언 로직 셀의 상기 최종 출력으로서 프로그램될 때 상기 불리언 로직 셀은 NAND 함수의 결과를 출력하도록 구성되는, 디바이스.
  11. 청구항 1에 있어서, 상기 불리언 로직 셀의 상기 입력이 반전이도록 프로그램되고, 상기 불리언 로직 셀의 상기 출력이 비-반전이도록 프로그램되며, 상기 AND 게이트가 상기 불리언 로직 셀의 상기 최종 출력으로서 프로그램될 때 상기 불리언 로직 셀은 NOR 함수의 결과를 출력하도록 구성되는, 디바이스.
  12. 청구항 1에 있어서, 상기 불리언 로직 셀의 상기 입력이 비-반전이도록 프로그램되고, 상기 불리언 로직 셀의 상기 출력이 반전이도록 프로그램되며, 상기 OR 게이트가 상기 불리언 로직 셀의 상기 최종 출력으로서 프로그램될 때 상기 불리언 로직 셀은 부정-출력 곱의 합 함수의 상기 결과를 출력하도록 구성되는, 디바이스.
  13. 청구항 1에 있어서, 상기 불리언 로직 셀의 상기 입력이 반전이도록 프로그램되고, 상기 불리언 로직 셀의 상기 출력이 비-반전이도록 프로그램되며, 상기 OR 게이트가 상기 불리언 로직 셀의 상기 최종 출력으로서 프로그램될 때 상기 불리언 로직 셀은 부정-출력 합의 곱 함수의 상기 결과를 출력하도록 구성되는, 디바이스.
  14. 청구항 1에 있어서, 상기 불리언 로직 셀의 상기 입력이 반전이도록 프로그램되고, 상기 불리언 로직 셀의 상기 출력이 반전이도록 프로그램되며, 상기 OR 게이트가 상기 불리언 로직 셀의 상기 최종 출력으로서 프로그램될 때 상기 불리언 로직 셀은 합의 곱 함수의 상기 결과를 출력하도록 구성되는, 디바이스.
  15. 청구항 1에 있어서, 패턴-인식 코어를 포함하는 서버, 개인용 컴퓨터, 워크 스테이션, 라우터, 네트워크 스위치, 칩 테스트 장비, 랩탑, 셀 전화기, 미디어 플레이어, 게임 콘솔, 또는 메인프레임 컴퓨터를 포함하는, 디바이스.
  16. 상태 기계 격자에서의 불리언 로직 셀에서 로직 연산을 수행하는 방법으로서,
    복수의 상태들을 검출하기 위해 상기 상태 기계 격자에서의 하나 이상의 프로그램 가능한 요소를 통해 데이터 스트림을 프로세싱하는 단계;
    상기 하나 이상의 프로그램 가능한 요소 및 상기 불리언 로직 셀에 선택적으로 결합되는 프로그램 가능한 로우-내 스위칭 요소들을 통해 상기 검출된 상태들을 상기 불리언 로직 셀로 송신하는 단계;
    상기 불리언 로직 셀에서 상기 검출된 상태들에 대해 로직 함수를 수행하는 단계; 및
    상기 로직 함수의 결과를 출력하는 단계
    를 포함하는, 불리언 로직 셀에서 로직 연산을 수행하는 방법.
  17. 청구항 16에 있어서, 상기 로직 함수를 수행하는 단계는 NAND 함수, NOR 함수, 부정-출력 곱의 합 함수, 또는 부정-출력 합의 곱 함수 중 하나를 수행하는 단계를 포함하는, 불리언 로직 셀에서 로직 연산을 수행하는 방법.
  18. 청구항 16에 있어서, 상기 불리언 로직 셀에서 데이터 신호의 끝을 수신하는 단계를 포함하며, 상기 데이터 신호의 끝은 상기 로직 함수가 전체 데이터 스트림에 대해 수행되었음을 나타내는, 불리언 로직 셀에서 로직 연산을 수행하는 방법.
  19. 청구항 18에 있어서, 상기 데이터 신호의 끝이 상기 불리언 로직 셀에서 수신될 때만 상기 결과를 출력하는 단계를 포함하는, 불리언 로직 셀에서 로직 연산을 수행하는 방법.
  20. 상태 기계 격자에서 불리언 로직 셀을 프로그램하는 방법으로서,
    프로그램 가능한 로우-내 스위칭 요소들을 통해 상기 불리언 로직 셀에 선택적으로 결합되는 하나 이상의 프로그램 가능한 요소에 의해 검출된 상태들에 대해 복수의 프로그램 가능한 로직 함수들 중 특정한 로직 함수를 수행하여 상기 검출된 상태들에 대해 수행된 로직 함수의 결과를 출력하도록 상기 상태 기계 격자에서의 상기 불리언 로직 셀을 프로그램하는 단계
    를 포함하는, 불리언 로직 셀을 프로그램하는 방법.
  21. 청구항 20에 있어서, 특정한 로직 함수를 수행하도록 상기 불리언 로직 셀을 프로그램하는 단계는, 상기 검출된 상태들을 포함하는 데이터 스트림의 일 부분에 대해 제 1 로직 함수를 수행하도록 상기 불리언 로직 셀을 프로그램하는 단계 및 상기 데이터 스트림의 다른 부분에 대해 제 2 로직 함수를 수행하도록 상기 불리언 로직 셀을 프로그램하는 단계를 포함하는, 불리언 로직 셀을 프로그램하는 방법.
  22. 청구항 20에 있어서, 특정한 로직 함수를 수행하도록 상기 불리언 로직 셀을 프로그램하는 단계는, 반전이거나 또는 비-반전이도록 상기 불리언 로직 셀의 제 1 입력을 프로그램하는 단계, 반전이거나 또는 비-반전이도록 상기 불리언 로직 셀의 마지막 출력을 프로그램하는 단계, 및 상기 불리언 로직 셀의 최종 로직 출력으로서 AND 게이트 또는 OR 게이트를 프로그램하는 단계를 포함하는, 불리언 로직 셀을 프로그램하는 방법.
  23. 상태 기계 격자의 불리언 로직 셀로서,
    상기 불리언 로직 셀은 프로그램 가능한 로우-내 스위칭 요소들을 통해 상태 기계 격자에서의 프로그램 가능한 요소들에 선택적으로 결합되도록 구성되고, 상기 불리언 로직 셀은 상기 프로그램 가능한 로우-내 스위칭 요소들을 통해 선택적으로 결합된 상기 프로그램 가능한 요소들에 의한 하나 이상의 상태의 검출을 지시하는 상기 프로그램 가능한 요소들의 출력들로부터 입력들을 수신하며 상기 입력들에 대해 복수의 가능한 로직 함수들 중 선택된 로직 함수를 수행하기 위해 프로그램 가능하도록 구성되는, 불리언 로직 셀.
  24. 청구항 23에 있어서, 상기 불리언 로직 셀은 또한:
    전체 데이터 스트림이 불리언 로직 셀에 의해 프로세싱되었음을 나타내는 앵커 신호를 수신하며,
    상기 앵커 신호가 수신된 후에만 상기 선택된 로직 함수의 결과를 출력하도록 구성되는, 불리언 로직 셀.
  25. 청구항 23에 있어서, 상기 불리언 로직 셀은 카운터에 선택적으로 결합되도록 구성되는, 불리언 로직 셀.
  26. 청구항 23에 있어서, 상기 가능한 로직 함수들은 AND 함수, 곱의 합 함수, NAND 함수, 부정-출력 곱의 합 함수, NOR 함수, 부정-출력 합의 곱 함수, OR 함수, 및 합의 곱 함수를 포함하는, 불리언 로직 셀.
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