KR101908768B1 - 상태 기계 엔진에 의해 수신된 데이터를 핸들링하기 위한 방법들 및 시스템들 - Google Patents

상태 기계 엔진에 의해 수신된 데이터를 핸들링하기 위한 방법들 및 시스템들 Download PDF

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Abstract

데이터를 분석하기 위한 데이터 분석 시스템. 데이터 분석 시스템은 분석될 데이터를 수신하도록 구성된 데이터 버퍼를 포함한다. 데이터 분석 시스템은 또한 상태 기계 격자를 포함한다. 상태 기계 격자는 다수의 데이터 분석 요소들을 포함하며 각각의 데이터 분석 요소는 데이터의 적어도 일 부분을 분석하며 상기 분석의 결과를 출력하도록 구성된 다수의 메모리 셀들을 포함한다. 데이터 분석 시스템은 데이터 버퍼로부터 데이터를 수신하며 상기 데이터를 상태 기계 격자에 제공하도록 구성된 버퍼 인터페이스를 포함한다.

Description

상태 기계 엔진에 의해 수신된 데이터를 핸들링하기 위한 방법들 및 시스템들 {METHODS AND SYSTEMS FOR HANDLING DATA RECEIVED BY A STATE MACHINE ENGINE}
본 발명의 실시예들은 일반적으로 전자 디바이스들에 관한 것이며, 보다 구체적으로, 특정한 실시예들에서, 데이터 분석을 위한 병렬 디바이스들을 가진 전자 디바이스들에 관한 것이다.
복잡한 데이터 분석(예로서, 패턴 인식)은 종래의 폰 노이만(von Neumann) 기반 컴퓨터 상에서 수행하기에 비효율적일 수 있다. 생물학적 뇌, 특히 인간 뇌는 그러나 복잡한 데이터 분석을 수행하는데 능숙하다. 현재 연구는 인간 뇌가 신피질에서 일련의 계층적으로 조직된 뉴런 층들을 사용하여 데이터 분석을 수행한다고 제안한다. 계층의 하위 층들에서의 뉴런들은 예를 들면, 감각 기관들로부터의 “원 신호들”을 분석하는 반면, 상위 층들에서의 뉴런들은 하위 레벨들에서의 뉴런들로부터의 신호 출력들을 분석한다. 신피질에서의 이러한 계층 시스템은, 가능하게는, 뇌의 다른 영역들과 조합하여, 인간들이 공간적 추론, 의식적 사고, 및 복잡한 언어와 같은 고 레벨 기능들을 수행할 수 있게 하는 복잡한 데이터 분석을 성취한다.
컴퓨팅의 분야에서, 패턴 인식 태스크들은 예를 들면, 점점 더 도전적이다. 훨씬 더 큰 볼륨들의 데이터가 컴퓨터들 사이에서 송신되며, 사용자들이 검출하고 싶어하는 패턴들의 수는 증가하고 있다. 예를 들면, 스팸 또는 멀웨어는 종종 데이터 스트림, 예로서 특정한 구절들 또는 조각들의 코드에서 패턴들을 탐색함으로써 검출된다. 새로운 패턴들이 새로운 변형들을 탐색하기 위해 구현될 수 있기 때문에, 패턴들의 수는 다양한 스팸 및 멀웨어와 함께 증가한다. 이들 패턴들의 각각에 대한 데이터 스트림을 탐색하는 것은 계산 병목 현상을 형성할 수 있다. 종종, 데이터 스트림이 수신됨에 따라, 그것은 하나씩, 각각의 패턴에 대해 탐색된다. 시스템이 데이터 스트림의 다음 부분을 탐색할 준비를 하기 전 지연은 패턴들의 수에 따라 증가한다. 따라서, 패턴 인식은 데이터의 수신을 둔화시킬 수 있다.
하드웨어가 패턴들에 대한 데이터 스트림을 탐색하도록 설계되어 왔지만, 이러한 하드웨어는 종종 주어진 시간의 양에서 적절한 양들의 데이터를 프로세싱할 수 없다. 데이터 스트림을 탐색하도록 구성된 몇몇 디바이스들은 복수의 회로들 중에서 데이터 스트림을 분배함으로써 그렇게 한다. 회로들 각각은 데이터 스트림이 패턴의 일 부분과 일치하는지를 결정한다. 종종, 다수의 회로들이 병렬로 동작하며, 각각은 일반적으로 동시에 데이터 스트림을 탐색한다. 그러나, 생물학적 뇌의 것에 보다 비교할 만한 방식으로 복잡한 데이터 분석을 수행하는 것을 효과적으로 허용하는 시스템은 없다. 이러한 시스템의 개발이 바람직하다.
도 1은 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진을 가진 시스템의 일 예를 예시한다.
도 2는 본 발명의 다양한 실시예들에 따라, 도 1의 상태 기계 엔진의 유한 상태 기계(FSM) 격자의 일 예를 예시한다.
도 3은 본 발명의 다양한 실시예들에 따라, 도 2의 FSM 격자의 블록의 일 예를 예시한다.
도 4는 본 발명의 다양한 실시예들에 따라, 도 3의 블록의 로우의 일 예를 예시한다.
도 5는 본 발명의 다양한 실시예들에 따라, 도 4의 로우의 2의 그룹의 일 예를 예시한다.
도 6은 본 발명의 다양한 실시예들에 따라, 유한 상태 기계 그래프의 일 예를 예시한다.
도 7은 본 발명의 다양한 실시예들에 따라, FSM 격자들을 갖고 구현된 2-레벨 계층의 일 예를 예시한다.
도 8은 본 발명의 다양한 실시예들에 따라, 도 2의 FSM 격자의 프로그래밍을 위한 이진 파일로 소스 코드를 변환하기 위해 컴파일러에 대한 방법의 일 예를 예시한다.
도 9는 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진을 예시한다.
도 10은 본 발명의 다양한 실시예들에 따라, 디바이스들의 랭크으로 배열된 다수의 물리적 상태 기계 엔진들의 일 예를 예시한다.
도 11은 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진들에 제공될 데이터 블록들로 그룹핑된 데이터 세그먼트들의 일 예를 예시한다.
도 12는 본 발명의 다양한 실시예들에 따라, 도 11의 데이터 블록들의 데이터 세그먼트들 사이에 삽입된 데이터 패딩의 일 예를 예시한다.
도 13은 본 발명의 다양한 실시예들에 따라, 도 12의 데이터 블록들의 데이터 세그먼트들 후 삽입된 데이터 패딩의 일 예를 예시한다.
도 14는 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진들의 데이터 버퍼 시스템으로의 송신을 위해 조직된 도 13의 데이터 블록들의 일 예를 예시한다.
도 15는 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진들에 의해 수신된 데이터 블록들의 일 예를 예시한다.
도 16은 본 발명의 다양한 실시예들에 따라, 상태 기계 엔진들의 데이터 버퍼 시스템에 저장된 도 15의 데이터 블록들의 일 예를 예시한다.
도 17은 본 발명의 다양한 실시예들에 따라, 데이터 버퍼 시스템으로부터 다수의 FSM 격자들로 제공되는 데이터의 일 예를 예시한다.
도 18은 본 발명의 다양한 실시예들에 따라, 다수의 논리 그룹들로 제공되는 데이터의 일 예를 예시한다.
이제 도면들로 가면, 도 1은 일반적으로 참조 부호(10)에 의해 지정된, 프로세서-기반 시스템의 실시예를 예시한다. 시스템(10)(예로서, 데이터 분석 시스템)은 데스크탑 컴퓨터, 랩탑 컴퓨터, 페이저, 셀룰러 전화기, 개인용 정리 수첩(personal organizer), 휴대용 오디오 플레이어, 제어 회로, 카메라 등과 같은 다양한 유형들 중 임의의 것일 수 있다. 시스템(10)은 또한 라우터, 서버, 또는 클라이언트(예로서, 이전-설명된 유형들의 컴퓨터들 중 하나)와 같은, 네트워크 노드일 수 있다. 시스템(10)은 복사기, 스캐너, 프린터, 게임 콘솔, 텔레비전, 셋-탑 비디오 분배 또는 기록 시스템, 케이블 박스, 개인용 디지털 미디어 플레이어, 공장 자동화 시스템, 자동차 컴퓨터 시스템, 또는 의료 디바이스와 같은, 몇몇 다른 종류의 전자 디바이스일 수 있다. (여기에 사용된 많은 다른 용어들과 같이, 시스템의 이들 다양한 예들을 설명하기 위해 사용된 용어들은 몇몇 지시 대상들을 공유할 수 있으며, 이와 같이, 열거된 다른 아이템들 덕분에 좁게 해석되지 않아야 한다.)
시스템(10)과 같은 통상적인 프로세서-기반 디바이스에서, 마이크로프로세서와 같은 프로세서(12)는 시스템(10)에서 시스템 기능들 및 요청들의 프로세싱을 제어한다. 또한, 프로세서(12)는 시스템 제어를 공유하는 복수의 프로세서들을 포함할 수 있다. 프로세서(12)는 시스템(10)에서의 요소들의 각각에 직접 또는 간접적으로 결합될 수 있으며, 따라서 프로세서(12)는 시스템(10) 내에 또는 시스템(10)의 외부에 저장될 수 있는 지시들을 실행함으로써 시스템(10)을 제어한다.
여기에 설명된 실시예들에 따르면, 시스템(10)은 프로세서(12)의 제어 하에서 동작할 수 있는, 상태 기계 엔진(14)을 포함한다. 여기에 사용된 바와 같이, 상태 기계 엔진(14)은 단일 디바이스(예로서, 단일 칩)를 나타낸다. 상태 기계 엔진(14)은 임의의 오토마톤 이론을 이용할 수 있다. 상태 기계 엔진(14)은 이에 제한되지 않지만, 밀리(Mealy) 아키텍처들, 무어(Moore) 아키텍처들, 유한 상태 기계들(FSM들), 결정적 FSM들(DFSM들), 비트-병렬 상태 기계들(BPSM들) 등을 포함한 다수의 상태 기계 아키텍처들 중 하나를 이용할 수 있다. 다양한 아키텍처들이 사용될 수 있지만, 논의 목적들을 위해, 애플리케이션은 FSM들을 나타낸다. 그러나, 이 기술분야의 숙련자는 설명된 기술들이 다양한 상태 기계 아키텍처 중 임의의 하나를 사용하여 이용될 수 있다는 것을 이해할 것이다.
이하에 추가로 논의되는 바와 같이, 상태 기계 엔진(14)은 다수의(예로서, 하나 이상의) 유한 상태 기계(FSM) 격자들(예로서, 칩의 코어)을 포함할 수 있다. 이러한 응용의 목적들을 위해, 용어(“격자”)는 요소들(예로서, 부울 셀들, 카운터 셀들, 상태 기계 요소들, 상태 전이 요소들)의 조직된 프레임워크(예로서, 라우팅 매트릭스, 라우팅 네트워크, 프레임)를 나타낸다. 더욱이, “격자”는 임의의 적절한 형태, 구조, 또는 계층적 조직화(예로서, 그리드, 정육면체, 구체, 연쇄)를 가질 수 있다. 각각의 FSM 격자는 각각이 동일한 데이터를 동시에 수신 및 분석하는 다수의 FSM들을 구현할 수 있다. 또한, FSM 격자들은 그룹들(예로서, 클러스터들)에 배열될 수 있으며, 따라서 FSM 격자들의 클러스터들은 동일한 입력 데이터를 병렬적으로 분석할 수 있다. 또한, 상태 기계 엔진(14)의 FSM 격자들의 클러스터들은 보다 낮은 레벨의 계층 구조 상에서의 상태 기계 격자들로부터의 출력이 보다 높은 레벨 상에서의 상태 기계 격자들로의 입력들로서 사용될 수 있는 계층적 구조로 배열될 수 있다. 계층적 구조를 통해 직렬로 상태 기계 엔진(14)의 병렬 FSM 격자들의 클러스터들을 연쇄시킴으로써, 점점 더 복잡한 패턴들이 분석(예로서, 평가, 탐색 등)될 수 있다.
뿐만 아니라, 상태 기계 엔진(14)의 계층적 병렬 구성에 기초하여, 상태 기계 엔진(14)은 높은 프로세싱 속도들을 이용하는 시스템들에서 복잡한 데이터 분석(예로서, 패턴 인식)을 위해 이용될 수 있다. 예를 들면, 여기에 설명된 실시예들은 1 기가바이트/초(GByte/sec)의 프로세싱 속도들을 갖고 시스템들에 통합될 수 있다. 따라서, 상태 기계 엔진(14)을 이용하여, 고속 메모리 디바이스들 또는 다른 외부 디바이스들로부터의 데이터가 빠르게 분석될 수 있다. 상태 기계 엔진(14)은 거의 동시에, 예로서 단일 디바이스 사이클 동안, 여러 개의 기준들(예로서, 탐색 조건들)에 따라 데이터 스트림을 분석할 수 있다. 상태 기계 엔진(14) 의 레벨 상에서의 FSM들의 클러스터 내에서의 FSM 격자들의 각각은 거의 동시에 데이터 스트림으로부터 동일한 탐색 조건을 각각 수신할 수 있으며, 병렬 FSM 격자들의 각각은 기간이 프로세싱 기준에서 다음 상태로 상태 기계 엔진(14)을 전진시키는지 여부를 결정할 수 있다. 상태 기계 엔진(14)은 비교적 많은 수의 기준들, 예로서 100 이상, 110 이상, 또는 10,000 이상에 따라 조건들을 분석할 수 있다. 그것들이 동시에 동작하기 때문에, 그것들은 데이터 스트림의 속도를 줄이지 않고, 비교적 높은 대역폭을 가진 데이터 스트림, 예로서 1 기가바이트/초보다 크거나 또는 일반적으로 동일한 데이터 스트림에 기준들을 적용할 수 있다.
일 실시예에서, 상태 기계 엔진(14)은 데이터 스트림에서 다수의 패턴들을 인식(예로서, 검출)하도록 구성될 수 있다. 예를 들면, 상태 기계 엔진(14)은 사용자 또는 다른 엔티티가 분석하고 싶어할 수 있는 다양한 유형들의 데이터 스트림들 중 하나 이상에서의 패턴을 검출하기 위해 이용될 수 있다. 예를 들면, 상태 기계 엔진(14)은 인터넷을 통해 수신된 패킷들 또는 셀룰러 네트워크를 통해 수신된 음성 또는 데이터와 같이, 네트워크를 통해 수신된 데이터의 스트림을 분석하도록 구성될 수 있다. 일 예에서, 상태 기계 엔진(14)은 스팸 또는 멀웨어에 대한 데이터 스트림을 분석하도록 구성될 수 있다. 데이트 스트림은 직렬 데이터 스트림으로서 수신될 수 있으며, 여기에서 데이터는 일시적으로, 사전적으로, 또는 의미론적으로 중요한 순서로와 같은 의미를 갖는 순서로 수신된다. 대안적으로, 데이터 스트림은 병렬적으로 또는 순서 외로 수신될 수 있으며, 그 후 예로서 인터넷을 통해 수신된 패킷들을 재순서화함으로써, 직렬 데이터 스트림으로 변환될 수 있다. 몇몇 실시예들에서, 데이터 스트림은 직렬로 조건들을 보여줄 수 있지만, 조건들의 각각을 표현한 비트들은 동시에 수신될 수 있다. 데이트 스트림은 시스템(10)의 외부에 있는 소스로부터 수신될 수 있거나, 또는 메모리(16)와 같은 메모리 디바이스에 질의하며, 메모리(16)에 저장된 데이터로부터 데이트 스트림을 형성함으로써 형성될 수 있다. 다른 예들에서, 상태 기계 엔진(14)은 특정한 단어의 철자를 말하는 글자들의 시퀀스, 유전자를 특정하는 유전 염기 쌍들의 시퀀스, 이미지의 일 부분을 형성하는 화상 또는 비디오 파일에서의 비트들의 시퀀스, 프로그램의 일 부분을 형성하는 실행 가능한 파일에서의 비트들의 시퀀스, 또는 노래 또는 구어 구절의 일 부분을 형성하는 오디오 파일에서의 비트들의 시퀀스를 인식하도록 구성될 수 있다. 분석될 데이터의 스트림은 이진 포맷 또는 다른 포맷들, 예로서 수모형(base ten), ASCII 등으로 데이터의 다수의 비트들을 포함할 수 있다. 스트림은 단일 숫자 또는 다수의 숫자들, 예로서 여러 개의 이진 숫자들을 갖고 데이터를 인코딩할 수 있다.
이해될 바와 같이, 시스템(10)은 메모리(16)를 포함할 수 있다. 메모리(16)는 동적 랜덤 액세스 메모리(DRAM), 정적 랜덤 액세스 메모리(SRAM), 동기식 DRAM(SDRAM), 이중 데이터 레이트 DRAM(DDRM SDRAM), DDR2 SDRAM, DDR3 SDRAM 등과 같은, 휘발성 메모리를 포함할 수 있다. 메모리(16)는 또한 판독-전용 메모리(ROM), PC-RAM, 실리콘 산화물-질화물-산화물-실리콘(SONOS) 메모리, 금속-산화물-질화물-산화물-실리콘(MONOS) 메모리, 폴리실리콘 플로팅 게이트 기반 메모리, 및/또는 휘발성 메모리와 함께 사용될 다양한 아키텍처들의 다른 유형들의 플래시 메모리(예로서, NAND 메모리, NOR 메모리 등)와 같은, 비-휘발성 메모리를 포함할 수 있다. 메모리(16)는 상태 기계 엔진(14)에 의해 분석될 데이터를 제공할 수 있는, DRAM 디바이스들과 같은, 하나 이상의 메모리 디바이스들을 포함할 수 있다. 여기에 사용된 바와 같이, 용어(“제공하다”)는 일반적으로 지향, 입력, 삽입, 전송, 전달, 송신, 생성, 제공, 출력, 배치, 기록 등을 나타낼 수 있다. 이러한 디바이스들은 고체 상태 드라이브들(SSD들), 멀티미디어미디어카드들(MultimediaMediaCards; MMC들), 보안디지털(SD) 카드들, 콤팩트플래시(CompactFlash; CF) 카드들, 또는 임의의 다른 적절한 디바이스로서 불리울 수 있거나 또는 이를 포함할 수 있다. 또한, 이러한 디바이스들은 범용 직렬 버스(USB), 주변 구성요소 상호연결(PCI), PCI 익스프레스(PCI-E), 소형 컴퓨터 시스템 인터페이스(SCSI), IEEE 1394(파이어와이어), 또는 임의의 다른 적절한 인터페이스와 같은, 임의의 적절한 인터페이스를 통해 시스템(10)에 결합할 수 있다는 것이 이해되어야 한다. 플래시 메모리 디바이스들과 같은, 메모리(16)의 동작을 용이하게 하기 위해, 시스템(10)은 메모리 제어기(예시되지 않음)를 포함할 수 있다. 이해될 바와 같이, 메모리 제어기는 독립적인 디바이스일 수 있거나 또는 그것은 프로세서(12)와 함께 내장될 수 있다. 부가적으로, 시스템(10)은 자기 저장 디바이스와 같은, 외부 저장 장치(18)를 포함할 수 있다. 외부 저장 장치는 또한 상태 기계 엔진(14)에 입력 데이터를 제공할 수 있다.
시스템(10)은 다수의 부가적인 요소들을 포함할 수 있다. 예를 들면, 컴파일러(20)는 도 8에 대하여 보다 상세히 설명되는 바와 같이, 상태 기계 엔진(14)을 구성(예로서, 프로그램)하기 위해 사용될 수 있다. 입력 디바이스(22)는 또한 사용자가 시스템(10)에 데이터를 입력하도록 허용하기 위해 프로세서(12)에 결합될 수 있다. 예를 들면, 입력 디바이스(22)는 상태 기계 엔진(14)에 의한 나중 분석을 위해 메모리(16)에 데이터를 입력하기 위해 사용될 수 있다. 입력 디바이스(22)는 예를 들면, 버튼들, 스위칭 요소들, 키보드, 광 펜, 스타일러스, 마우스, 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이와 같은 출력 디바이스(24)는 또한 프로세서(12)에 결합될 수 있다. 디스플레이(24)는 예를 들면, LCD, CRT, LED들, 및/또는 오디오 디스플레이를 포함할 수 있다. 시스템은 또한 인터넷과 같은 네트워크와 인터페이스하기 위한, 네트워크 인터페이스 카드(NIC)와 같은, 네트워크 인터페이스 디바이스(26)를 포함할 수 있다. 이해될 바와 같이, 시스템(10)은 시스템(10)의 애플리케이션에 의존하여, 많은 다른 구성요소들을 포함할 수 있다.
도 2 내지 도 5는 FSM 격자(30)의 일 예를 예시한다. 일 예에서, FSM 격자(30)는 블록들(32)의 어레이를 포함한다. 이해될 바와 같이, 각각의 블록(32)은 FSM에서의 복수의 상태들에 대응하는 복수의 선택적으로 결합 가능한 하드웨어 요소들(예로서, 구성 가능한 요소들 및/또는 특수 목적 요소들)을 포함할 수 있다. FSM에서의 상태와 유사하게, 하드웨어 요소는 입력 스트림을 분석하며, 상기 입력 스트림에 기초하여 다운스트림 하드웨어 요소를 활성화시킬 수 있다.
구성 가능한 요소들은 많은 상이한 기능들을 구현하도록 구성(예로서, 프로그램)될 수 있다. 예를 들면, 구성 가능한 요소들은 로우들(38)(도 3 및 도 4에 도시된) 및 블록들(32)(도 2 및 도 3에 도시된)로 계층적으로 조직되는 상태 기계 요소들(SME들)(34, 36)(도 5에 도시됨)을 포함할 수 있다. SME들은 또한 상태 전이 요소들(STE들)로서 고려될 수 있다. 계층적으로 조직된 SME들(34, 36) 사이에서의 신호들을 라우팅하기 위해, 블록-간 스위칭 요소들(40)(도 2 및 도 3에 도시됨), 블록-내 스위칭 요소들(42)(도 3 및 도 4에 도시됨), 및 로우-내 스위칭 요소들(44)(도 4에 도시됨)을 포함한, 구성 가능한 스위칭 요소들의 계층이 사용될 수 있다.
이하에 설명되는 바와 같이, 스위칭 요소들은 라우팅 구조들 및 버퍼들을 포함할 수 있다. SME(34, 36)는 FSM 격자(30)에 의해 구현된 FSM의 상태에 대응할 수 있다. SME들(34, 36)은 이하에 설명되는 바와 같이 구성 가능한 스위칭 요소들을 사용함으로써 함께 결합될 수 있다. 따라서, FSM은 상태들의 기능들에 대응하는 SME들(34, 36)을 구성함으로써 및 FSM에서의 상태들 사이에서의 전이들에 대응하도록 SME들(34, 36)을 함께 선택적으로 결합함으로써 FSM 격자(30) 상에 구현될 수 있다.
도 2는 FSM 격자(30)의 일 예의 전체 뷰를 예시한다. FSM 격자(30)는 구성 가능한 블록-간 스위칭 요소들(40)과 함께 선택적으로 결합될 수 있는 복수의 블록들(32)을 포함한다. 블록-간 스위칭 요소들(40)은 컨덕터들(46)(예로서, 와이어들, 트레이스들 등) 및 버퍼들(48, 50)을 포함할 수 있다. 일 예에서, 버퍼들(48, 50)은 블록-간 스위칭 요소들(40)로/로부터 신호들의 연결 및 타이밍을 제어하기 위해 포함된다. 이하에 추가로 설명되는 바와 같이, 버퍼들(48)은 블록들(32) 사이에서 전송되는 데이터를 버퍼링하기 위해 사용될 수 있는 반면, 버퍼들(50)은 블록-간 스위칭 요소들(40) 사이에서 전송되는 데이터를 버퍼링하기 위해 제공될 수 있다. 부가적으로, 블록들(32)은 신호들(예로서, 데이터)을 수신하고 데이터를 블록들(32)에 제공하기 위해 입력 블록(52)(예로서, 데이터 입력 포트)에 선택적으로 결합될 수 있다. 블록들(32)은 또한 블록들(32)로부터 외부 디바이스(예로서, 또 다른 FSM 격자(30))로 신호들을 제공하기 위해 출력 블록(54)(예로서, 출력 포트)에 선택적으로 결합될 수 있다. FSM 격자(30)는 또한 FSM 격자(30)를 구성하기 위해(예로서, 이미지, 프로그램을 통해) 프로그래밍 인터페이스(56)를 포함할 수 있다. 이미지는 SME들(34, 36)의 상태를 구성(예로서, 설정)할 수 있다. 즉, 이미지는 입력 블록(52)에서 주어진 입력에 특정한 방식으로 반응하도록 SME들(34, 36)을 구성할 수 있다. 예를 들면, SME(34, 36)는 문자(‘a’)가 입력 블록(52)에서 수신될 때 하이(high) 신호를 출력하도록 설정될 수 있다.
일 예에서, 입력 블록(52), 출력 블록(54), 및/또는 프로그래밍 인터페이스(56)는 레지스터들로의 기록 또는 그로부터의 판독이 각각의 요소들로 또는 그로부터 데이터를 제공하도록 레지스터들로서 구현될 수 있다. 따라서, 프로그래밍 인터페이스(56)에 대응하는 레지스터들에 저장된 이미지로부터의 비트들은 SME들(34, 36) 상에 로딩될 수 있다. 도 2는 블록(32), 입력 블록(52), 출력 블록(54), 및 블록-간 스위칭 요소(40) 사이에서 특정한 수의 컨덕터들(예로서, 와이어, 트레이스)을 예시하지만, 다른 예들에서, 보다 적거나 또는 보다 많은 컨덕터들이 사용될 수 있다는 것이 이해되어야 한다.
도 3은 블록(32)의 일 예를 예시한다. 블록(32)은 구성 가능한 블록-내 스위칭 요소들(42)과 함께 선택적으로 결합될 수 있는 복수의 로우들(38)을 포함할 수 있다. 부가적으로, 로우(38)는 블록-간 스위칭 요소들(40)과 함께 또 다른 블록(32) 내에서의 또 다른 로우(38)에 선택적으로 결합될 수 있다. 로우(38)는 2의 그룹들(GOT들)(60)로서 여기에 불리우는 요소들의 쌍들로 조직된 복수의 SME들(34, 36)을 포함한다. 일 예에서, 블록(32)은 16개의 로우들(38)을 포함한다.
도 4는 로우(38)의 일 예를 예시한다. GOT(60)는 구성 가능한 로우-내 스위칭 요소들(44)에 의해 로우(38) 내에서의 다른 GOT들(60) 및 임의의 다른 요소들(예로서, 특수 목적 요소(58))에 선택적으로 결합될 수 있다. GOT(60)는 또한 블록-내 스위칭 요소(42)와 함께 다른 로우들(38)에서의 다른 GOT들(60), 또는 블록-간 스위칭 요소(40)와 함께 다른 블록들(32)에서의 다른 GOT들(60)에 결합될 수 있다. 일 예에서, GOT(60)는 제 1 및 제 2 입력(62, 64) 및 출력(66)을 가진다. 도 5를 참조하여 추가로 예시될 바와 같이, 제 1 입력(62)은 GOT(60)의 제 1 SME(34)에 결합되며 제 2 입력(64)은 GOT(60)의 제 2 SME(36)에 결합된다.
일 예에서, 로우(38)는 제 1 및 제 2 복수의 로우 상호연결 컨덕터들(68, 70)을 포함한다. 일 예에서, GOT(60)의 입력(62, 64)은 하나 이상의 로우 상호연결 컨덕터들(68, 70)에 결합될 수 있으며 출력(66)은 하나 이상의 로우 상호연결 컨덕터(68, 70)에 결합될 수 있다. 일 예에서, 제 1 복수의 로우 상호연결 컨덕터들(68)은 로우(38) 내에서의 각각의 GOT(60)의 각각의 SME(34, 36)에 결합될 수 있다. 제 2 복수의 로우 상호연결 컨덕터들(70)은 로우(38) 내에서의 각각의 GOT(60)의 단지 하나의 SME(34, 36)에 결합될 수 있지만, GOT(60)의 다른 SME(34, 36)에 결합될 수 없다. 일 예에서, 도 5에 대하여 보다 양호하게 예시될 바와 같이, 제 2 복수의 로우 상호연결 컨덕터들(70)의 제 1 절반은 로우(38) 내에서의 SME들(34, 36) 중 제 1 절반(각각의 GOT(60)로부터의 하나의 SME(34))에 결합할 수 있으며 제 2 복수의 로우 상호연결 컨덕터들(70)의 제 2 절반은 로우(38) 내에서의 SME들(34, 36)의 제 2 절반(각각의 GOT(60)로부터의 다른 SME(34, 36))에 결합할 수 있다. 제 2 복수의 로우 상호연결 컨덕터들(70) 및 SME들(34, 36) 사이에서의 제한된 연결성은 여기에 “패리티”로서 불리운다. 일 예에서, 로우(38)는 또한 카운터, 구성 가능한 부울 논리 소자, 룩-업 테이블, RAM, 필드 구성 가능한 게이트 어레이(FPGA), 애플리케이션 특정 집적 회로(ASIC), 구성 가능한 프로세서(예로서, 마이크로프로세서), 또는 특수 목적 기능을 수행하기 위한 다른 요소와 같은 특수 목적 요소(58)를 포함할 수 있다.
일 예에서, 특수 목적 요소(58)는 카운터(또한 여기에서 카운터(58)로서 불리우는)를 포함한다. 일 예에서, 카운터(58)는 12-비트 구성 가능한 다운 카운터를 포함한다. 12-비트 구성 가능한 카운터(58)는 카운팅 입력, 리셋 입력, 및 제로-카운트 출력을 가진다. 검증될 때, 카운팅 입력은 1만큼 카운터(58)의 값을 차감시킨다. 검증될 때, 리셋 입력은 카운터(58)가 연관된 레지스터로부터 초기 값을 로딩하게 한다. 12-비트 카운터(58)에 대해, 12-비트 숫자까지 초기 값으로서 로딩될 수 있다. 카운터(58)의 값이 제로(0)로 차감될 때, 제로-카운트 출력이 검증된다. 카운터(58)는 또한 적어도 두 개의 모드들, 펄스 및 유지를 가진다. 카운터(58)가 펄스 모드로 설정될 때, 제로-카운트 출력은 카운터(58)가 제로 및 클록 사이클들에 도달할 때 어서팅된다. 제로-카운트 출력은 카운터(58)의 다음 클록 사이클 동안 어서팅된다. 클록 사이클로부터 시간에서의 오프셋인 카운터(58)를 야기한다. 다음 클록 사이클에서, 제로-카운트 출력은 더 이상 어서팅되지 않는다. 카운터(58)가 유지 모드로 설정될 때, 제로-카운트 출력은 카운터(58)가 제로로 차감할 때 클록 사이클 동안 검증되며, 카운터(58)가 검증되는 리셋 입력에 의해 리셋될 때까지 검증된 채로 있는다.
또 다른 예에서, 특수 목적 요소(58)는 부울 논리를 포함한다. 예를 들면, 부울 논리는 AND, OR, NAND, NOR, 곱의 합(SoP), 부정-출력 곱의 합(NSoP), 부정-출력 합의 곱(NPoS), 및 합의 곱(PoS) 함수들과 같은, 논리 함수들을 수행하기 위해 사용될 수 있다. 이러한 부울 논리는 FSM 격자(30)에서 종단 상태 SME들(여기에서 나중에 논의되는 바와 같이, FSM의 종단 노드들에 대응하는)로부터 데이터를 추출하기 위해 사용될 수 있다. 추출된 데이터는 상태 데이터를 다른 FSM 격자들(30)에 제공하고 및/또는 FSM 격자(30)를 재구성하기 위해, 또는 또 다른 FSM 격자(30)를 재구성하기 위해 사용된 구성 데이터를 제공하기 위해 사용될 수 있다.
도 5는 GOT(60)의 일 예를 예시한다. GOT(60)는 입력들(62, 64)을 가지며 OR 게이트(76) 및 3-대-1 다중화기(78)에 결합된 그것들의 출력들(72, 74)을 가진 제 1 SME(34) 및 제 2 SME(36) 를 포함한다. 3-대-1 다중화기(78)는 GOT(60)의 출력(66)을 제 1 SME(34), 제 2 SME(36), 또는 OR 게이트(76)에 결합하도록 설정될 수 있다. OR 게이트(76)는 GOT(60)의 공통 출력(66)을 형성하기 위해 양쪽 출력들(72, 74) 모두를 함께 결합하기 위해 사용될 수 있다. 일 예에서, 제 1 및 제 2 SME(34, 36)는 상기 논의된 바와 같이, 패리티를 보여주며, 여기에서 제 1 SME(34)의 입력(62)은 로우 상호연결 컨덕터들(68)의 몇몇에 결합될 수 있으며 제 2 SME(36)의 입력(64)은 다른 로우 상호연결 컨덕터들(70)에 결합될 수 있고 패리티 문제들을 극복할 수 있는 공통 출력(66)이 생성될 수 있다. 일 예에서, GOT(60) 내에서의 두 개의 SME들(34, 36)은 스위칭 요소들(79) 중 하나 또는 양쪽 모두를 설정함으로써 연쇄되고 및/또는 스스로들로 루프 백될 수 있다. SME들(34, 36)은 다른 SME(34, 36)의 입력(62, 64)에 SME들(34, 36)의 출력(72, 74)을 결합함으로써 연쇄될 수 있다. SME들(34, 36)은 그것들 자신의 입력(62, 64)에 출력(72, 74)을 결합함으로써 스스로로 루프 백될 수 있다. 따라서, 제 1 SME(34)의 출력(72)은 제 1 SME(34)의 입력(62) 및 제 2 SME(36)의 입력(64) 중 어떤 것에도 결합되지 않고, 그 중 하나 또는 양쪽 모두에 결합될 수 있다.
일 예에서, 상태 기계 요소(34, 36)는 검출 라인(82)에 병렬로 결합된, 종종 동적 랜덤 액세스 메모리(DRAM)에 사용된 것들과 같은, 복수의 메모리 셀들(80)을 포함한다. 하나의 이러한 메모리 셀(80)은 하이 또는 로우 값(예로서, 1 또는 0)에 대응하는 하나와 같이, 데이터 상태에 설정될 수 있는 메모리 셀을 포함한다. 메모리 셀(80)의 출력은 검출 라인(82)에 결합되며 메모리 셀(80)로의 입력은 데이터 스트림 라인(84) 상에서의 데이터에 기초하여 신호들을 수신한다. 일 예에서, 입력 블록(52)에서의 입력은 메모리 셀들(80) 중 하나 이상을 선택하기 위해 디코딩된다. 선택된 메모리 셀(80)은 검출 라인(82)으로의 출력으로서 그것의 저장된 데이터 상태를 제공한다. 예를 들면, 입력 블록(52)에 수신된 데이터는 디코더(도시되지 않음)에 제공될 수 있으며 디코더는 데이터 스트림 라인들(84) 중 하나 이상을 선택할 수 있다. 일 예에서, 디코더는 256개의 데이터 스트림 라인들(84)의 대응하는 1로 8-비트 ASCII 문자를 변환할 수 있다.
그러므로, 메모리 셀(80)은 메모리 셀(80)이 하이 값으로 설정될 때 검출 라인(82)에 하이 신호를 출력하며 데이터 스트림 라인(84) 상에서의 데이터는 메모리 셀(80)을 선택한다. 데이터 스트림 라인(84) 상에서의 데이터가 메모리 셀(80)을 선택하며 메모리 셀(80)이 로우 값으로 설정될 때, 메모리 셀(80)은 로우 신호를 검출 라인(82)에 출력한다. 검출 라인(82) 상에서의 메모리 셀들(80)로부터의 출력들은 검출 셀(86)에 의해 감지된다.
일 예에서, 입력 라인(62, 64) 상에서의 신호는 활성 또는 비활성 상태로 각각의 검출 셀(86)을 설정한다. 비활성 상태로 설정될 때, 검출 셀(86)은 각각의 검출 라인(82) 상에서의 신호에 관계없이 각각의 출력(72, 74) 상에 로우 신호를 출력한다. 활성 상태로 설정될 때, 검출 셀(86)은 하이 신호가 각각의 SME(34,36)의 메모리 셀들(82) 중 하나로부터 검출될 때 각각의 출력 라인(72, 74) 상에 하이 신호를 출력한다. 활성 상태에 있을 때, 검출 셀(86)은 각각의 SME(34, 36)의 메모리 셀들(82)의 모두로부터의 신호들이 로우일 때 각각의 출력 라인(72, 74) 상에 로우 신호를 출력한다.
일 예에서, SME(34, 36)는 256개의 메모리 셀들(80)을 포함하며 각각의 메모리 셀(80)은 상이한 데이터 스트림 라인(84)에 결합된다. 따라서, SME(34, 36)는 데이터 스트림 라인들(84) 중 선택된 하나 이상이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 프로그램될 수 있다. 예를 들면, SME(34)는 하이로 설정된 제 1 메모리 셀(80)(예로서, 비트 0) 및 로우로 설정된 모든 다른 메모리 셀들(80)(예로서, 비트들 1 내지 255)을 가질 수 있다. 각각의 검출 셀(86)이 활성 상태에 있을 때, SME(34)는 비트 0에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 출력(72) 상에 하이 신호를 출력한다. 다른 예들에서, SME(34)는 다수의 데이터 스트림 라인들(84) 중 하나가 적절한 메모리 셀들(80)을 하이 값으로 설정함으로써 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다.
일 예에서, 메모리 셀(80)은 연관된 레지스터로부터 비트들을 판독함으로써 하이 또는 로우 값으로 설정될 수 있다. 따라서, SME들(34)은 컴파일러(20)에 의해 생성된 이미지를 레지스터들에 저장하며 상기 레지스터들에서의 비트들을 연관된 메모리 셀들(80)에 로딩함으로써 구성될 수 있다. 일 예에서, 컴파일러(20)에 의해 생성된 이미지는 하이 및 로우(예로서, 1 및 0) 비트들의 이진 이미지를 포함한다. 이미지는 SME들(34, 36)을 연쇄시킴으로써 FSM을 구현하도록 FSM 격자(30)를 구성할 수 있다. 예를 들면, 제 1 SME(34)는 검출 셀(86)을 활성 상태로 설정함으로써 활성 상태로 설정될 수 있다. 제 1 SME(34)는 비트 0에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다. 제 2 SME(36)는 처음에 비활성 상태로 설정될 수 있지만, 활성일 때, 비트 1에 대응하는 데이터 스트림 라인(84)이 그것 상에 하이 신호를 가질 때 하이 신호를 출력하도록 설정될 수 있다. 제 1 SME(34) 및 제 2 SME(36)는 제 2 SME(36)의 입력(64)에 결합하도록 제 1 SME(34)의 출력(72)을 설정함으로써 연쇄될 수 있다. 따라서, 하이 신호가 비트 0에 대응하는 데이터 스트림 라인(84) 상에서 감지될 때, 제 1 SME(34)는 출력(72) 상에 하이 신호를 출력하며 제 2 SME(36)의 검출 셀(86)을 활성 상태로 설정한다. 하이 신호가 비트 1에 대응하는 데이터 스트림 라인(84) 상에 감지될 때, 제 2 SME(36)는 또 다른 SME(36)를 활성화시키기 위해 또는 FSM 격자(30)로부터 출력하기 위해 출력(74) 상에 하이 신호를 출력한다.
일 예에서, 단일 FSM 격자(30)는 단일 물리 디바이스 상에 구현되지만, 다른 예들에서 둘 이상의 FSM 격자들(30)이 단일 물리 디바이스(예로서, 물리 칩) 상에 구현될 수 있다. 일 예에서, 각각의 FSM 격자(30)는 별개의 데이터 입력 블록(52), 별개의 출력 블록(54), 별개의 프로그래밍 인터페이스(56), 및 별개의 세트의 구성 가능한 요소들을 포함할 수 있다. 게다가, 구성 가능한 요소들의 각각의 세트는 그것들의 대응하는 데이터 입력 블록(52)에서의 데이터에 반응(예로서, 하이 또는 로우 신호를 출력)할 수 있다. 예를 들면, 제 1 FSM 격자(30)에 대응하는 제 1 세트의 구성 가능한 요소들은 제 1 FSM 격자(30)에 대응하는 제 1 데이터 입력 블록(52)에서의 데이터에 반응할 수 있다. 제 2 FSM 격자(30)에 대응하는 제 2 세트의 구성 가능한 요소들은 제 2 FSM 격자(30)에 대응하는 제 2 데이터 입력 블록(52)에 반응할 수 있다. 따라서, 각각의 FSM 격자(30)는 한 세트의 구성 가능한 요소들을 포함하며, 여기에서 상이한 세트들의 구성 가능한 요소들이 상이한 입력 데이터에 반응할 수 있다. 유사하게, 각각의 FSM 격자(30), 및 각각의 대응하는 세트의 구성 가능한 요소들은 별개의 출력을 제공할 수 있다. 몇몇 예들에서, 제 1 FSM 격자(30)로부터의 출력 블록(54)은 제 2 FSM 격자(30)의 입력 블록(52)에 결합될 수 있으며, 따라서 제 2 FSM 격자(30)에 대한 입력 데이터는 일련의 FSM 격자들(30)의 계층적 배열로 제 1 FSM 격자(30)로부터의 출력 데이터를 포함할 수 있다.
일 예에서, FSM 격자(30)로 로딩하기 위한 이미지는 FSM 격자(30) 내에 구성 가능한 요소들, 구성 가능한 스위칭 요소들, 및 특수 목적 요소들을 구성하기 위해 복수의 비트들의 데이터를 포함한다. 일 예에서, 이미지는 특정한 입력들에 기초하여 원하는 출력을 제공하도록 FSM 격자(30)를 구성하기 위해 FSM 격자(30)로 로딩될 수 있다. 출력 블록(54)은 데이터 입력 블록(52)에서의 데이터에 대한 구성 가능한 요소들의 반응에 기초하여 FSM 격자(30)로부터의 출력들을 제공할 수 있다. 출력 블록(54)으로부터의 출력은 주어진 패턴의 매칭을 표시한 단일 비트, 복수의 패턴들에 대한 매칭들 및 비-매칭들을 표시한 복수의 비트들을 포함한 워드, 및 주어진 순간에 모든 또는 특정한 구성 가능한 요소들의 상태에 대응하는 상태 벡터를 포함할 수 있다. 설명된 바와 같이, 다수의 FSM 격자들(30)은 패턴-인식(예로서, 스피치 인식, 이미지 인식 등), 신호 프로세싱, 이미징, 컴퓨터 비전, 암호화 및 기타와 같이, 데이터 분석을 수행하기 위해, 상태 기계 엔진(14)과 같은 상태 기계 엔진에 포함될 수 있다.
도 6은 FSM 격자(30)에 의해 구현될 수 있는 유한 상태 기계(FSM)의 예시적인 모델을 예시한다. FSM 격자(30)는 FSM의 물리적 구현으로서 구성(예로서, 프로그램)될 수 있다. FSM은 하나 이상의 루트 노드들(92)을 포함하는, 다이어그램(90)(예로서, 방향 그래프, 무방향 그래프, 가그래프)으로서 표현될 수 있다. 루트 노드들(92) 외에, FSM은 하나 이상의 에지들(98)을 통해 여러 개의 표준 노드들(94) 및 루트 노드들(92) 및 다른 표준 노드들(94)에 연결되는 종단 노드들(96)로 구성될 수 있다. 노드(92, 94, 96)는 FSM에서의 상태에 대응한다. 에지들(98)은 상태들 사이에서의 전이들에 대응한다.
노드들(92, 94, 96)의 각각은 활성 또는 비활성 상태에 있을 수 있다. 비활성 상태에 있을 때, 노드(92, 94, 96)는 입력 데이터에 반응(예로서, 응답)하지 않는다. 활성 상태에 있을 때, 노드(92, 94, 96)는 입력 데이터에 반응할 수 있다. 업스트림 노드(92, 94)는 입력 데이터가 업스트림 노드(92, 94) 및 다운스트림 노드(94, 96) 사이에서의 에지(98)에 의해 특정된 기준에 일치할 때 노드로부터 다운스트림인 노드(94, 96)를 활성화시킴으로써 입력 데이터에 반응할 수 있다. 예를 들면, 문자(‘b’)를 특정하는 제 1 노드(94)는 제 1 노드(94)가 활성이며 문자(‘b’)가 입력 데이터로서 수신될 때 에지(98)에 의해 제 1 노드(94)에 연결된 제 2 노드(94)를 활성화시킬 것이다. 여기에 사용된 바와 같이, “업스트림”은 하나 이상의 노드들 사이에서의 관계를 나타내며, 여기에서 하나 이상의 다른 노드들의 업스트림(또는 루프 또는 피드백 구성의 경우에 자체의 업스트림)인 제 1 노드는 제 1 노드가 하나 이상의 다른 노드들을 활성화할 수 있는(또는 루프의 경우에 그 자체를 활성화할 수 있는) 상황을 나타낸다. 유사하게, “다운스트림”은 하나 이상의 다른 노드들의 다운스트림(또는 루프의 경우에 자체의 다운스트림)인 제 1 노드가 하나 이상의 다른 노드들에 의해 활성화될 수 있는(또는 루프의 경우에 단독으로 활성화될 수 있는) 관계를 나타낸다. 따라서, 용어들(“업스트림” 및 “다운스트림”)은 여기에서 하나 이상의 노드들 사이에서의 관계들을 나타내기 위해 사용되지만, 이들 용어들은 노드들 중에서 루프들 또는 다른 비-선형 경로들의 사용을 배제하지 않는다.
다이어그램(90)에서, 루트 노드(92)는 초기에 활성화될 수 있으며 입력 데이터가 루트 노드(92)로부터의 에지(98)에 일치할 때 다운스트림 노드들(94)을 활성화시킬 수 있다. 노드들(94)은 입력 데이터가 노드(94)로부터의 에지(98)에 일치할 때 노드들(96)을 활성화시킬 수 있다. 다이어그램(90) 전체에 걸쳐 노드들(94, 96)은 입력 데이터가 수신되는 바와 같은 이러한 방식으로 활성화될 수 있다. 종단 노드(96)는 입력 데이터에서 관심 시퀀스의 매칭에 대응한다. 따라서, 종단 노드(96)의 활성화는 관심 시퀀스가 입력 데이터로서 수신됨을 표시한다. 패턴 인식 기능을 구현한 FSM 격자(30)의 맥락에서, 종단 노드(96)에 도달하는 것은 관심 특정 패턴이 입력 데이터에서 검출됨을 표시할 수 있다.
일 예에서, 각각의 루트 노드(92), 표준 노드(94), 및 종단 노드(96)는 FSM 격자(30)에서 구성 가능한 요소에 대응할 수 있다. 각각의 에지(98)는 구성 가능한 요소들 사이에서의 연결들에 대응할 수 있다. 따라서, 또 다른 표준 노드(94) 또는 종단 노드(96)로 전이하는(예로서, 그것에 연결하는 에지(98)를 가진) 표준 노드(94)는 또 다른 구성 가능한 요소로 전이하는(예로서, 그것에 출력을 제공하는) 구성 가능한 요소에 대응한다. 몇몇 예들에서, 루트 노드(92)는 대응하는 구성 가능한 요소를 갖지 않는다.
이해될 바와 같이, 노드(92)는 루트 노드로서 설명되며 노드들(96)은 종단 노드들로서 설명되지만, 반드시 특정한 “시작” 또는 루트 노드가 있는 것은 아닐 수 있으며 반드시 특정한 “종료” 또는 출력 노드가 있는 것은 아닐 수 있다. 다시 말해서, 임의의 노드는 시작 포인트일 수 있으며 임의의 노드는 출력을 제공할 수 있다.
FSM 격자(30)가 프로그램될 때, 구성 가능한 요소들의 각각은 또한 활성 또는 비활성 상태에 있을 수 있다. 주어진 구성 가능한 요소는, 비활성일 때, 대응하는 데이터 입력 블록(52)에서의 입력 데이터에 반응하지 않는다. 활성 구성 가능한 요소는 데이터 입력 블록(52)에서의 입력 데이터에 반응할 수 있으며, 입력 데이터가 구성 가능한 요소의 설정에 일치할 때 다운스트림 구성 가능한 요소를 활성화시킬 수 있다. 구성 가능한 요소가 종단 노드(96)에 대응할 때, 구성 가능한 요소는 외부 디바이스에 매칭의 표시를 제공하기 위해 출력 블록(54)에 결합될 수 있다.
프로그래밍 인터페이스(56)를 통해 FSM 격자(30)로 로딩된 이미지는 구성 가능한 요소들 및 특수 목적 요소들, 뿐만 아니라 구성 가능한 요소들 및 특수 목적 요소들 사이에서의 연결들을 구성할 수 있으며, 따라서 원하는 FSM이 데이터 입력 블록(52)에서 데이터에 대한 반응들에 기초하여 노드들의 순차적인 활성화를 통해 구현된다. 일 예에서, 구성 가능한 요소는 단일 데이터 사이클(예로서, 단일 문자, 문자들의 세트, 단일 클록 사이클)에 대해 활성인 채로 있으며 그 후 업스트림 구성 가능한 요소에 의해 재-활성화되지 않는다면 비활성이 된다.
종단 노드(96)는 과거 이벤트들의 압축된 이력을 제공하기 위해 고려될 수 있다. 예를 들면, 종단 노드(96)에 도달하기 위해 요구된 입력 데이터의 하나 이상의 패턴들은 상기 종단 노드(96)의 활성화에 의해 표현될 수 있다. 일 예에서, 종단 노드(96)에 의해 제공된 출력은 이진이며, 즉 출력은 관심 패턴이 매칭되는지 여부를 표시한다. 다이어그램(90)에서 종단 노드들(96) 대 표준 노드들(94)의 비는 매우 작을 수 있다. 다시 말해서, FSM에 높은 복잡도가 있을 수 있지만, FSM의 출력은 비교에 의해 작을 수 있다.
일 예에서, FSM 격자(30)의 출력은 상태 벡터를 포함할 수 있다. 상태 벡터는 FSM 격자(30)의 구성 가능한 요소들의 상태(예로서, 활성화된 또는 활성화되지 않은)를 포함한다. 또 다른 예에서, 상태 벡터는 구성 가능한 요소들이 종단 노드(96)에 대응하는지 여부에 상관없이 구성 가능한 요소들의 모두 또는 서브세트의 상태를 포함할 수 있다. 일 예에서, 상태 벡터는 종단 노드들(96)에 대응하는 구성 가능한 요소들에 대한 상태들을 포함한다. 따라서, 출력은 다이어그램(90)의 모든 종단 노드들(96)에 의해 제공된 표시들의 모음을 포함할 수 있다. 상태 벡터는 워드로서 표현될 수 있으며, 여기에서 각각의 종단 노드(96)에 의해 제공된 이진 표시는 워드의 1 비트를 포함한다. 종단 노드들(96)의 이러한 인코딩은 FSM 격자(30)에 대한 검출 상태(예로서, 관심 시퀀스들이 검출되는지 여부 및 어떤 관심 시퀀스들이 검출되는지)의 효과적인 표시를 제공할 수 있다.
상기 언급된 바와 같이, FMS 격자(30)는 패턴 인식 기능을 구현하도록 프로그램될 수 있다. 예를 들면, FSM 격자(30)는 입력 데이터에서 하나 이상의 데이터 시퀀스들(예로서, 서명들, 패턴들)을 인식하도록 구성될 수 있다. 관심 데이터 시퀀스가 FSM 격자(30)에 의해 인식될 때, 상기 인식의 표시는 출력 블록(54)에서 제공될 수 있다. 일 예에서, 패턴 인식은 예를 들면, 멀웨어 또는 네트워크 데이터에서의 다른 데이터를 식별하기 위해 심볼들의 스트링(예로서, ASCII 문자들)을 인식할 수 있다.
도 7은 계층적 구조(100)의 일 예를 예시하며, 여기에서 FSM 격자들(30)의 2개의 레벨들이 직렬로 결합되며 데이터를 분석하기 위해 사용된다. 구체적으로, 예시된 실시예에서, 계층적 구조(100)는 직렬로 배열된 제 1 FSM 격자(30A) 및 제 2 FSM 격자(30B)를 포함한다. 각각의 FSM 격자(30)는 데이터 입력을 수신하기 위해 각각의 데이터 입력 블록(52), 구성 신호들을 수신하기 위한 프로그래밍 인터페이스 블록(56), 및 출력 블록(54)을 포함한다.
제 1 FSM 격자(30A)는 데이터 입력 블록에서 입력 데이터, 예를 들면 원 데이터를 수신하도록 구성된다. 제 1 FSM 격자(30A)는 상기 설명된 바와 같이 입력 데이터에 반응하며 출력 블록에서 출력을 제공한다. 제 1 FSM 격자(30A)로부터의 출력은 제 2 FSM 격자(30B)의 데이터 입력 블록에 전송된다. 제 2 FSM 격자(30B)는 그 후 제 1 FSM 격자(30A)에 의해 제공된 출력에 기초하여 반응하며 계층적 구조(100)의 대응하는 출력 신호(102)를 제공할 수 있다. 두 개의 FSM 격자들(30A, 30B)의 직렬로의 이러한 계층적 결합은 제 1 FSM 격자(30A)로부터의 압축된 워드로 과거 이벤트들에 관한 데이터를 제 2 FSM 격자(30B)에 제공하기 위한 수단을 제공한다. 제공된 데이터는 효과적으로 제 1 FSM 격자(30A)에 의해 기록된 복잡한 이벤트들(예로서, 관심 시퀀스들)의 요약일 수 있다.
도 7에 도시된 FSM 격자들(30A, 30B)의 2-레벨 계층(100)은 2개의 독립적인 프로그램들이 동일한 데이터 스트림에 기초하여 동작하도록 허용한다. 2-단계 계층은 상이한 영역들로서 모델링되는 생물학적 뇌에서의 시각적 인식과 유사할 수 있다. 이러한 모델 하에서, 영역들은 각각이 유사한 계산 기능(패턴 매칭)을 수행하지만 상이한 프로그램들(서명들)을 사용하는, 사실상 상이한 패턴 인식 엔진들이다. 다수의 FSM 격자들(30A, 30B)을 함께 연결함으로써, 데이터 스트림 입력에 대한 증가된 지식이 획득될 수 있다.
제 1 레벨의 계층(제 1 FSM 격자(30A)에 의해 구현된)은 예를 들면 원 데이터 스트림에 대해 직접 프로세싱을 수행할 수 있다. 즉, 원 데이터 스트림은 제 1 FSM 격자(30A)의 입력 블록(52)에서 수신될 수 있으며 제 1 FSM 격자(30A)의 구성 가능한 요소들은 원 데이터 스트림에 반응할 수 있다. 제 2 레벨(제 2 FSM 격자(30B)에 의해 구현된)의 계층은 제 1 레벨로부터의 출력을 프로세싱할 수 있다. 즉, 제 2 FSM 격자(30B)는 제 2 FSM 격자(30B)의 입력 블록(52)에서 제 1 FSM 격자(30A)의 출력 블록(54)으로부터 출력을 수신하며 제 2 FSM 격자(30B)의 구성 가능한 요소들은 제 1 FSM 격자(30A)의 출력에 반응할 수 있다. 따라서, 이 예에서, 제 2 FSM 격자(30B)는 입력으로서 원 데이터 스트림을 수신하기보다는, 오히려 제 1 FSM 격자(30A)에 의해 결정된 바와 같이 원 데이터 스트림에 의해 매칭되는 관심 패턴들의 표시들을 수신한다. 제 2 FSM 격자(30B)는 제 1 FSM 격자(30A)로부터의 출력 데이터 스트림에서 패턴들을 인식하는 FSM을 구현할 수 있다. 제 2 FSM 격자(30B)가 FSM 격자(30A)로부터의 출력을 수신하는 것 외에 다수의 다른 FSM 격자들로부터 입력들을 수신할 수 있다는 것이 이해되어야 한다. 마찬가지로, 제 2 FSM 격자(30B)는 다른 디바이스들로부터 입력들을 수신할 수 있다. 제 2 FSM 격자(30B)는 출력들을 생성하기 위해 이들 다수의 입력들을 조합할 수 있다.
도 8은 FSM을 구현하기 위해 격자(30)와 같은 FSM 격자를 구성하기 위해 사용된 이미지로 소스 코드를 변환하기 위한 컴파일러에 대한 방법(110)의 일 예를 예시한다. 방법(110)은 소스 코드를 구문 트리로 파싱하는 단계(블록 112), 구문 트리를 오토마톤(automaton)으로 변환하는 단계(블록 114), 오토마톤을 최적화하는 단계(블록 116), 오토마톤을 네트리스트로 변환하는 단계(블록 118), 네트리스트를 하드웨어 상에 배치하는 단계(블록 120), 네트리스트를 라우팅하는 단계(블록 122), 및 결과 이미지를 공개하는 단계(블록 124)를 포함한다.
일 예에서, 컴파일러(20)는 소프트웨어 개발자들이 FSM 격자(30) 상에 FSM들을 구현하기 위한 이미지들을 생성하도록 허용하는 애플리케이션 프로그래밍 인터페이스(API)를 포함한다. 컴파일러(20)는 소스 코드에서의 정규 표현들의 입력 세트를 FSM 격자(30)를 구성하도록 구성되는 이미지로 변환하기 위한 방법들을 제공한다. 컴파일러(20)는 폰 노이만(von Neumann) 아키텍처를 가진 컴퓨터에 대한 지시들에 의해 구현될 수 있다. 이들 지시들은 컴퓨터 상에서의 프로세서(12)가 컴파일러(20)의 기능들을 구현하게 할 수 있다. 예를 들면, 지시들은, 프로세서(12)에 의해 실행될 때, 프로세서(12)가 프로세서(12)에 액세스 가능한 소스 코드 상에서의 블록들(112, 114, 116, 118, 120, 122, 및 124)에서 설명된 바와 같이 동작들을 수행하게 할 수 있다.
일 예에서, 소스 코드는 심볼들의 그룹 내에서 심볼들의 패턴들을 식별하기 위한 탐색 스트링들을 설명한다. 탐색 스트링들을 설명하기 위해, 소스 코드는 복수의 정규 표현들(regex들)을 포함할 수 있다. Regex는 심볼 탐색 패턴을 설명하기 위한 스트링일 수 있다. regex들은 프로그래밍 언어들, 텍스트 편집기들, 네트워크 보안, 및 기타와 같이, 다양한 컴퓨터 도메인들에서 광범위하게 사용된다. 일 예에서, 컴파일러에 의해 지원된 정규 표현들은 구조화되지 않은 데이터의 분석을 위한 기준들을 포함한다. 구조화되지 않은 데이터는 형태가 없으며 데이터 내에서의 워드들에 적용된 인덱싱이 없는 데이터를 포함할 수 있다. 워드들은 데이터 내에서, 프린트 가능한 및 프린트 가능하지 않은 바이트의 임의의 조합을 포함할 수 있다. 일 예에서, 컴파일러는 Perl(예로서, Perl 호환 가능한 정규 표현들(PCRE)), PHP, 자바, 및 .NET 언어들을 포함한 regex들을 구현하기 위해 다수의 상이한 소스 코드 언어들을 지원할 수 있다.
블록(112)에서, 컴파일러(20)는 상관적으로 연결된 연산자들의 배열을 형성하기 위해 소스 코드를 파싱할 수 있으며, 여기에서 상이한 유형들의 연산자들은 소스 코드에 의해 구현된 상이한 함수들(예로서, 소스 코드에서의 regex들에 의해 구현된 상이한 함수들)에 대응한다. 소스 코드를 파싱하는 것은 소스 코드의 일반적 표현을 생성할 수 있다. 일 예에서, 일반적 표현은 구문 트리로서 알려진 트리 그래프의 형태로 소스 코드에서의 regex들의 인코딩된 표현을 포함한다. 여기에 설명된 예들은 다른 예들에서 구문 트리(또한 “추상형 구문 트리”로서 알려진)로서 배열을 나타내지만, 구체적 구문 트리 또는 다른 배열이 사용될 수 있다.
상기 언급된 바와 같이, 컴파일러(20)는 다수의 언어들의 소스 코드를 지원할 수 있기 때문에, 파싱은 언어에 관계없이 소스 코드를 비-언어 특정 표현, 예로서 구문 트리로 변환한다. 따라서, 컴파일러(20)에 의한 추가 프로세싱(블록들(114, 116, 118, 120))은 소스 코드의 언어에 관계없이 공통 입력 구조로부터 작동할 수 있다.
상기 주지된 바와 같이, 구문 트리는 상관적으로 연결되는 복수의 연산자들을 포함한다. 구문 트리는 다수의 상이한 유형들의 연산자들을 포함할 수 있다. 즉, 상이한 연산자들은 소스 코드에서의 regex들에 의해 구현된 상이한 함수들에 대응할 수 있다.
블록(114)에서, 구문 트리는 오토마톤으로 변환된다. 오토마톤은 FSM의 소프트웨어 모델을 포함하며 따라서 결정적 또는 비-결정적인 것으로서 분류될 수 있다. 결정적 오토마톤은 주어진 시간에 단일 경로의 실행을 갖는 반면, 비-결정적 오토마톤은 다수의 동시 발생 경로들의 실행을 가진다. 오토마톤은 복수의 상태들을 포함한다. 구문 트리를 오토마톤으로 변환하기 위해, 구문 트리에서 연산자들 및 연산자들 사이에서의 관계들은 상태들 사이에서의 전이들을 갖고 상태들로 변환된다. 일 예에서, 오토마톤은 FSM 격자(30)의 하드웨어에 부분적으로 기초하여 변환될 수 있다.
일 예에서, 오토마톤에 대한 입력 심볼들은 알파벳, 숫자들(0 내지 9), 및 다른 프린트 가능한 문자들의 심볼들을 포함한다. 일 예에서, 입력 심볼들은 바이트 값들(0 내지 255)에 의해 표현된다. 일 예에서, 오토마톤은 그래프의 노느들이 상태들의 세트에 대응하는 방향 그래프로서 표현될 수 있다. 일 예에서, 입력 심볼 α상에서의 상태(p)에서 상태(q)로의 전이, 즉
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는 노드(p)에서 노드(q)로의 방향성 연결에 의해 도시된다. 일 예에서, 오토마톤의 반전은 몇몇 심볼 α상에서의 각각의 전이(p→q)가 동일한 심볼 상에서 반전되는(q→p) 새로운 오토마톤을 생성한다. 반전에서, 시작 상태는 최종 상태가 되며 최종 상태는 시작 상태가 된다. 일 예에서, 오토마톤에 의해 인식된(예로서, 매칭된) 언어는 오토마톤으로 순차적으로 입력될 때 최종 상태에 도달할 모든 가능한 문자 스트링들의 세트이다. 오토마톤에 의해 인식된 언어에서의 각각의 스트링은 시작 상태에서 하나 이상의 최종 상태들로의 경로를 추적한다.
블록(116)에서, 오토마톤이 구성된 후, 오토마톤은 다른 것들 중에서, 그것의 복잡도 및 크기를 감소시키기 위해 최적화된다. 오토마톤은 중복 상태들을 조합함으로써 최적화될 수 있다.
블록(118)에서, 최적화된 오토마톤은 네트리스트로 변환된다. 오토마톤을 네트리스트로 변환하는 것은 오토마톤의 각각을 상태를 FSM 격자(30) 상에서의 하드웨어 요소(예로서, SME들(34, 36), 다른 요소들)에 매핑시키며 하드웨어 요소들 사이에서의 연결들을 결정한다.
블록(120)에서, 네트리스트는 네트리스트의 각각의 노드에 대응하는 타겟 디바이스의 특정 하드웨어 요소(예로서, SME들(34, 36), 특수 목적 요소들(58))를 선택하기 위해 배치된다. 일 예에서, 배치시키는 것은 FSM 격자(30)에 대한 일반적인 입력 및 출력 제약들에 기초하여 각각의 특정한 하드웨어 요소를 선택한다.
블록(122)에서, 배치된 네트리스트는 네트리스트에 의해 설명된 연결들을 달성하기 위해 선택된 하드웨어 요소들을 함께 결합하기 위해 구성 가능한 스위칭 요소들(예로서, 블록-간 스위칭 요소들(40), 블록-내 스위칭 요소들(42), 및 로우-내 스위칭 요소들(44))에 대한 설정들을 결정하기 위해 라우팅된다. 일 예에서, 구성 가능한 스위칭 요소들에 대한 설정들은 선택된 하드웨어 요소들, 및 구성 가능한 스위칭 요소들에 대한 설정들을 연결하기 위해 사용될 FSM 격자(30)의 특정 컨덕터들을 결정함으로써 결정된다. 라우팅은 블록(120)에 위치하는 하드웨어 요소들 사이에서의 연결들의 보다 특정적인 제한들을 고려할 수 있다. 따라서, 라우팅은 FSM 격자(30) 상에서의 컨덕터들의 실제 제한들을 고려해볼 때 적절한 연결들을 하기 위해 전역적 배치에 의해 결정된 바와 같이 하드웨어 요소들 중 일부의 위치를 조정한다.
일단 네트리스트가 배치되며 라우팅되면, 배치되고 라우팅된 네트리스트는 FSM 격자(30)를 구성하기 위한 복수의 비트들로 변환될 수 있다. 복수의 비트들은 여기에서 이미지(예로서, 이진 이미지)로서 불리운다.
블록(124)에서, 이미지는 컴파일러(20)에 의해 공개된다. 이미지는 FSM 격자(30)의 특정 하드웨어 요소들을 구성하기 위한 복수의 비트들을 포함한다. 비트들은 프로그램된 FSM 격자(30)가 소스 코드에 의해 설명된 기능을 가진 FSM을 구현하도록SME들(34, 36), 특수 목적 요소들(58), 및 구성 가능한 스위칭 요소들의 상태를 구성하기 위해 FSM 격자(30)로 로딩될 수 있다. 배치(블록 120) 및 라우팅(블록 122)은 FSM 격자(30)에서의 특정 위치들에서의 특정 하드웨어 요소들을 오토마톤에서의 특정 상태들에 매핑시킬 수 있다. 따라서, 이미지에서의 비트들은 원하는 기능(들)을 구현하도록 특정 하드웨어 요소들을 구성할 수 있다. 일 예에서, 이미지는 컴퓨터 판독 가능한 매체에 기계 코드를 저장함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 디스플레이 디바이스 상에 이미지를 디스플레이함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 FSM 격자(30)로 이미지를 로딩하기 위한 구성 디바이스와 같이, 또 다른 디바이스에 이미지를 전송함으로써 공개될 수 있다. 또 다른 예에서, 이미지는 FSM 격자(예로서, FSM 격자(30))로 이미지를 로딩함으로써 공개될 수 있다.
일 예에서, 이미지는 이미지로부터 SME들(34, 36) 및 다른 하드웨어 요소들로 비트 값들을 직접 로딩함으로써 또는 이미지를 하나 이상의 레지스터들에 로딩하고 그 후 레지스터들로부터 SME들(34, 36) 및 다른 하드웨어 요소들로 비트 값들을 기록함으로써 FSM 격자(30)로 로딩될 수 있다. 일 예에서, FSM 격자(30)의 하드웨어 요소들(예로서, SME들(34, 36), 특수 목적 요소들(58), 구성 가능한 스위칭 요소들(40, 42, 44))은 구성 디바이스 및/또는 컴퓨터가 하나 이상의 메모리 어드레스들에 이미지를 기록함으로써 FSM 격자(30)로 이미지를 로딩할 수 있도록 매핑된 메모리이다.
여기에 설명된 방법 예들은 적어도 부분적으로 기계 또는 컴퓨터-구현될 수 있다. 몇몇 예들은 상기 예들에 설명된 바와 같이 방법들을 수행하기 위해 전자 디바이스를 구성하도록 동작 가능한 지시들을 갖고 인코딩된 컴퓨터-판독 가능한 매체 또는 기계-판독 가능한 매체를 포함할 수 있다. 이러한 방법들의 구현은 마이크로코드, 어셈블리 언어 코드, 상위-레벨 언어 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법들을 수행하기 위한 컴퓨터 판독 가능한 지시들을 포함할 수 있다. 코드는 컴퓨터 프로그램 제품들의 부분들을 형성할 수 있다. 또한, 코드는 실행 동안 또는 다른 시간들에 하나 이상의 휘발성 또는 비-휘발성 컴퓨터-판독 가능한 미디어 상에 유형으로 저장될 수 있다. 이들 컴퓨터-판독 가능한 미디어는 이에 제한되지 않지만, 하드 디스크들, 착탈 가능한 자기 디스크들, 착탈 가능한 광 디스크들(예로서, 컴팩트 디스크들 및 디지털 비디오 디스크들), 자기 카세트들, 메모리 카드들 또는 스틱들, 랜덤 액세스 메모리들(RAM들), 판독 전용 메모리들(ROM들) 등을 포함할 수 있다.
이제 도 9를 참조하면, 상태 기계 엔진(14)(예로서, 단일 칩 상에서의 단일 디바이스)의 실시예가 예시된다. 이전에 설명된 바와 같이, 상태 기계 엔진(14)은 데이터 버스를 통해 메모리(16)와 같은 소스로부터 데이터를 수신하도록 구성된다. 예시된 실시예에서, 데이터는 이중 데이터 레이트 3(DDR3) 버스 인터페이스(130)와 같은, 버스 인터페이스를 통해 상태 기계 엔진(14)에 전송될 수 있다. DDR3 버스 인터페이스(130)는 1 기가바이트/초(GByte/sec)보다 크거나 또는 같은 레이트로 데이터를 교환(예로서, 제공 및 수신)할 수 있을 것이다. 이러한 데이터 교환 레이트는 데이터가 상태 기계 엔진(14)에 의해 분석되는 레이트보다 더 클 수 있다. 이해될 바와 같이, 분석될 데이터의 소스에 의존하여, 버스 인터페이스(130)는 NAND 플래시 인터페이스, 주변 구성요소 상호연결(PCI) 인터페이스, 기가비트 미디어 독립 인터페이스(GMMI) 등과 같이, 데이터 소스로 및 그로부터 상태 기계 엔진(14)으로 데이터를 교환하기 위한 임의의 적절한 버스 인터페이스일 수 있다. 이전에 설명된 바와 같이, 상태 기계 엔진(14)은 데이터를 분석하도록 구성된 하나 이상의 FSM 격자들(30)을 포함한다. 각각의 FSM 격자(30)는 두 개의 반-격자들로 분할될 수 있다. 예시된 실시예에서, 각각의 반 격자는 24K SME들(예로서, SME들(34, 36))을 포함할 수 있으며, 따라서 격자(30)는 48K SME들을 포함한다. 격자(30)는 도 2 내지 도 5에 관하여 이전에 설명된 바와 같이 배열된 임의의 바람직한 수의 SME들을 포함할 수 있다. 또한, 단지 하나의 FSM 격자(30)가 예시되지만, 상태 기계 엔진(14)은 이전에 설명된 바와 같이 다수의 FSM 격자들(30)을 포함할 수 있다.
분석될 데이터는 버스 인터페이스(130)에서 수신될 수 있으며 다수의 버퍼들 및 버퍼 인터페이스들을 통해 FSM 격자(30)에 제공된다. 예시된 실시예에서, 데이터 경로는 데이터 버퍼들(132), 지시 버퍼(133), 프로세스 버퍼들(134) 및 랭크-간(IR : intra-rank) 버스 및 프로세스 버퍼 인터페이스(136)를 포함한다. 데이터 버퍼들(132)은 분석될 데이터를 수신하고 일시적으로 저장하도록 구성된다. 일 실시예에서, 두 개의 데이터 버퍼들(132)(데이터 버퍼(A) 및 데이터 버퍼(B))이 있다. 데이터는 두 개의 데이터 버퍼들(132) 중 하나에 저장될 수 있는 반면, 데이터는 FSM 격자(30)에 의한 분석을 위해, 다른 데이터 버퍼(132)로부터 비어진다. 버스 인터페이스(130)는 데이터 버퍼들(132)이 가득 찰 때까지 데이터 버퍼들(132)로 분석될 데이터를 제공하도록 구성될 수 있다. 데이터 버퍼들(132)이 가득 찬 후, 버스 인터페이스(130)는 다른 목적들을 위해 마음껏 사용되도록 구성될 수 있다(예로서, 데이터 버퍼들(132)이 분석될 부가적인 데이터를 수신하기 위해 이용 가능할 때까지 데이터 스트림으로부터 다른 데이터를 제공하기 위해). 예시된 실시예에서, 데이터 버퍼들(132)은 각각 32 킬로바이트일 수 있다. 지시 버퍼(133)는 분석될 데이터에 대응하는 지시들 및 상태 기계 엔진(14)을 구성하는 것에 대응하는 지시들과 같이, 버스 인터페이스(130)를 통해 프로세서(12)로부터 지시들을 수신하도록 구성된다. IR 버스 및 프로세스 버퍼 인터페이스(136)는 프로세스 버퍼(134)에 데이터를 제공하는 것을 용이하게 할 수 있다. IR 버스 및 프로세스 버퍼 인터페이스(136)는 데이터가 FSM 격자(30)에 의해 순서대로 프로세싱되는 것을 보장하기 위해 사용될 수 있다. IR 버스 및 프로세스 버퍼 인터페이스(136)는 데이터가 정확하게 수신되고 분석되도록 데이터, 타이밍 데이터, 패킹 지시들 등의 교환을 조정할 수 있다. 일반적으로, IR 버스 및 프로세스 버퍼 인터페이스(136)는 디바이스들의 랭크에서 다수의 디바이스들의 사용을 허용한다. 디바이스들의 랭크에서의 다수의 디바이스들은 다수의 디바이스들의 모두가 정확한 순서로 공유된 데이터의 모두를 수신하도록 데이터를 공유한다. 예를 들면, 다수의 물리적 디바이스들(예로서, 상태 기계 엔진들(14), 칩들, 별개의 디바이스들)은 랭크으로 배열될 수 있으며 IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해 서로에 데이터를 제공할 수 있다. 이러한 응용의 목적들을 위해, 용어(“랭크”)는 동일한 칩 선택에 연결된 상태 기계 엔진들(14)의 세트를 나타낸다. 예시된 실시예에서, IR 버스 및 프로세스 버퍼 인터페이스(136)는 8 비트 데이터 버스를 포함할 수 있다.
예시된 실시예에서, 상태 기계 엔진(14)은 또한 상태 기계 엔진(14)으로 및 그로부터 데이터를 제공하는 것을 돕기 위해 압축-해제기(138) 및 압축기(140)를 포함한다. 이해될 수 있는 바와 같이, 압축기(140) 및 압축-해제기(138)는 소프트웨어 및/또는 하드웨어 설계들을 간소화하기 위해 동일한 압축 알고리즘들을 사용할 수 있지만; 압축기(140) 및 압축-해제기(138)는 또한 상이한 알고리즘들을 사용할 수 있다. 데이터를 압축함으로써, 버스 인터페이스(130)(예로서, DDR3 버스 인터페이스) 이용 시간은 최소화될 수 있다. 본 실시예에서, 압축기(140)는 상태 벡터 데이터, 구성 데이터(예로서, 프로그래밍 데이터), 및 FSM 격자(30)에 의한 분석 후 획득된 매칭 결과 데이터를 압축하기 위해 사용될 수 있다. 일 실시예에서, 압축기(140) 및 압축-해제기(138)는 압축기(140) 및 압축-해제기(138)로 및/또는 그로부터 흐르는 데이터가 수정되지 않도록(예로서, 압축되지도 압축 해제되지도 않는) 불능(예로서, 턴 오프)될 수 있다.
압축기(140) 및 압축-해제기(138)는 또한 다수의 세트들의 데이터를 핸들링하도록 구성될 수 있으며 데이터의 각각의 세트는 가변 길이들일 수 있다. 압축된 데이터를 패딩하며 각각의 압축된 영역이 끝날 때에 대한 표시자를 포함함으로써, 압축기(140)는 상태 기계 엔진(14)을 통해 전체 프로세싱 속도를 개선할 수 있다.
상태 기계 엔진(14)은 상태 벡터 캐시 메모리(142), 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)를 가진 상태 벡터 시스템(141)을 포함한다. 상태 벡터 시스템(141)은 FSM 격자(30)의 다수의 상태 벡터들을 저장하기 위해, 상태 기계 엔진(14)으로 또는 그것 밖으로 상태 벡터들을 이동시키기 위해, 및 제공된 상태 벡터에 대응하는 상태로 FSM 격자(30)를 복원하기 위해 FSM 격자(30)에 상태 벡터를 제공하기 위해 사용될 수 있다. 예를 들면, 각각의 상태 벡터는 상태 벡터 캐시 메모리(142)에 일시적으로 저장될 수 있다. 즉, 각각의 SME(34, 36)의 상태가 저장될 수 있으며, 따라서 상태는 나중 시간에서의 추가 분석에서 복원 및 사용될 수 있는 반면, 새로운 데이터 세트(예로서, 탐색 조건)의 분석을 위해 SME들(34, 36)을 자유롭게 한다. 통상적인 캐시와 같이, 상태 벡터 캐시 메모리(142)는 예를 들면, 여기에서 FSM 격자(30)에 의한 빠른 검색 및 사용을 위한 상태 벡터들의 저장을 허용한다. 예시된 실시예에서, 상태 벡터 캐시 메모리(142)는 512개까지의 상태 벡터들을 저장할 수 있다. 각각의 상태 벡터는 FSM 격자(30)의 SME들(34, 36)의 상태(예로서, 활성화 또는 비 활성화) 및 카운터들(58)의 동적(예로서, 현재) 카운트를 포함한다.
이해될 바와 같이, 상태 벡터 데이터는 랭크에서의 상이한 상태 기계 엔진들(14)(예로서, 칩들) 사이에서 교환될 수 있다. 상태 벡터 데이터는 다음과 같은 다양한 목적들을 위해 상이한 상태 기계 엔진들(14) 사이에서 교환될 수 있다: FSM 격자들(30)의 SME들(34, 36)의 상태 및 카운터들(58)의 동적 카운트를 동기화하기 위해, 다수의 상태 기계 엔진들(14)에 걸쳐 동일한 기능들을 수행하기 위해, 다수의 상태 기계 엔진들(14)에 걸쳐 결과들을 재생하기 위해, 다수의 상태 기계 엔진들(14)에 걸쳐 결과들을 연쇄시키기 위해, 다수의 상태 기계 엔진들(14)을 통해 연쇄되는 데이터를 분석하기 위해 사용된 카운터들(58)의 동적 카운트 및 SME들(34, 36)의 상태들의 이력을 저장하기 위해 등. 더욱이, 상태 기계 엔진(14) 내에서, 상태 벡터 데이터는 상태 벡터를 빠르게 복원하기 위해 사용될 수 있다는 것이 주의되어야 한다. 예를 들면, 상태 벡터 데이터는 SME들(34, 36)의 상태 및 카운터들(58)의 동적 카운트를 초기화된 상태로 복원하기 위해 (예로서, 새로운 탐색 조건을 탐색하기 위해), SME들(34, 36)의 상태 및 카운터들(58)의 동적 카운트를 이전 상태로 복원하기 위해(예로서, 이전 탐색된 탐색 조건을 탐색하기 위해), 및 연쇄 구성을 위해 구성될 SME들(34, 36)의 상태 및 카운터들(58)의 동적 카운트를 변경하기 위해(예로서, 연쇄 탐색에서 탐색 조건을 탐색하기 위해) 사용될 수 있다. 특정한 실시예들에서, 상태 벡터 데이터는 상태 벡터 데이터가 프로세서(12)에 제공될 수 있도록 버스 인터페이스(130)에 제공될 수 있다(예로서, 상태 벡터 데이터의 분석, 수정들을 적용하도록 상태 벡터 데이터를 재구성하는 것, 효율성을 개선하기 위해 상태 벡터 데이터를 재구성하는 것 등을 위해).
예를 들면, 특정한 실시예들에서, 상태 기계 엔진(14)은 FSM 격자(30)로부터 외부 디바이스로 캐싱된 상태 벡터 데이터(예로서, 상태 벡터 시스템(141)에 의해 저장된 데이터)를 제공할 수 있다. 외부 디바이스는 상태 벡터 데이터를 수신하고, 상태 벡터 데이터를 수정하며, FSM 격자(30)를 복원(예로서, 재설정, 초기화)하기 위해 수정된 상태 벡터 데이터를 상태 기계 엔진(14)에 제공한다. 따라서, 외부 디바이스는 상태 기계 엔진(14)이 원하는 대로 상태들을 건너뛸 수 있도록(예로서, 점프 어라운드) 상태 벡터 데이터를 수정할 수 있다.
상태 벡터 캐시 메모리(142)는 임의의 적절한 디바이스로부터 상태 벡터 데이터를 수신할 수 있다. 예를 들면, 상태 벡터 캐시 메모리(142)는 FSM 격자(30), 또 다른 FSM 격자(30)(예로서, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해), 압축-해제기(138) 등으로부터 상태 벡터를 수신할 수 있다. 예시된 실시예에서, 상태 벡터 캐시 메모리(142)는 상태 벡터 메모리 버퍼(144)를 통해 다른 디바이스들로부터 상태 벡터들을 수신할 수 있다. 더욱이, 상태 벡터 캐시 메모리(142)는 상태 벡터 데이터를 임의의 적절한 디바이스에 제공할 수 있다. 예를 들면, 상태 벡터 캐시 메모리(142)는 상태 벡터 데이터를 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)에 제공할 수 있다.
상태 기계 엔진(14)을 통해 인터리빙된 패킷들을 가진 별개의 데이터 세트들을 프로세싱하는 동안, 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)와 같은, 부가적인 버퍼들이 상태 벡터들의 빠른 검색 및 저장을 수용하기 위해 상태 벡터 캐시 메모리(142)와 함께 이용될 수 있다. 예시된 실시예에서, 상태 벡터 메모리 버퍼(144), 상태 벡터 중간 입력 버퍼(146), 및 상태 벡터 중간 출력 버퍼(148)의 각각은 하나의 상태 벡터를 일시적으로 저장하기 위해 구성될 수 있다. 상태 벡터 메모리 버퍼(144)는 임의의 적절한 디바이스로부터 상태 벡터 데이터를 수신하기 위해 및 임의의 적절한 디바이스에 상태 벡터 데이터를 제공하기 위해 사용될 수 있다. 예를 들면, 상태 벡터 메모리 버퍼(144)는 FSM 격자(30), 또 다른 FSM 격자(30)(예로서, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해), 압축-해제기(138), 및 상태 벡터 캐시 메모리(142)로부터 상태 벡터를 수신하기 위해 사용될 수 있다. 또 다른 예로서, 상태 벡터 메모리 버퍼(144)는 상태 벡터 데이터를 IR 버스 및 프로세스 버퍼 인터페이스(136)(예로서, 다른 FSM 격자들(30)을 위한), 압축기(140), 및 상태 벡터 캐시 메모리(142)에 제공하기 위해 사용될 수 있다.
마찬가지로, 상태 벡터 중간 입력 버퍼(146)는 임의의 적절한 디바이스로부터 상태 벡터 데이터를 수신하기 위해 및 임의의 적절한 디바이스에 상태 벡터 데이터를 제공하기 위해 사용될 수 있다. 예를 들면, 상태 벡터 중간 입력 버퍼(146)는 FSM 격자(30)(예로서, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해), 압축-해제기(138), 및 상태 벡터 캐시 메모리(142)로부터 상태 벡터를 수신하기 위해 사용될 수 있다. 또 다른 예로서, 상태 벡터 중간 입력 버퍼(146)는 FSM 격자(30)에 상태 벡터를 제공하기 위해 사용될 수 있다. 더욱이, 상태 벡터 중간 출력 버퍼(148)는 임의의 적절한 디바이스로부터 상태 벡터를 수신하기 위해 및 임의의 적절한 디바이스에 상태 벡터를 제공하기 위해 사용될 수 있다. 예를 들면, 상태 벡터 중간 출력 버퍼(148)는 FSM 격자(30) 및 상태 벡터 캐시 메모리(142)로부터 상태 벡터를 수신하기 위해 사용될 수 있다. 또 다른 예로서, 상태 벡터 중간 출력 버퍼(148)는 FSM 격자(30)(예로서, IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해) 및 압축기(140)에 상태 벡터를 제공하기 위해 사용될 수 있다.
일단 관심 결과가 FSM 격자(30)에 의해 생성된다면, 매칭 결과들이 매칭 결과 메모리(150)에 저장될 수 있다. 즉, 매칭(예로서, 관심 패턴의 검출)을 표시한 “매칭 벡터”는 매칭 결과 메모리(150)에 저장될 수 있다. 매칭 결과는 그 후 예를 들면, 버스 인터페이스(130)를 통해 프로세서(12)로의 송신을 위해 매칭 버퍼(152)에 전송될 수 있다. 이전에 설명된 바와 같이, 매칭 결과들은 압축될 수 있다.
부가적인 레지스터들 및 버퍼들이 또한 상태 기계 엔진(14)에 제공될 수 있다. 예를 들면, 상태 기계 엔진(14)은 제어 및 상태 레지스터들(154)을 포함할 수 있다. 또한, 복원 및 프로그램 버퍼들(156)이 처음에 FSM 격자(30)의 SME들(34, 36)을 구성하거나, 또는 분석 동안 FSM 격자(30)에서 SME들(34, 36)의 상태를 복원할 때 사용하기 위해 제공될 수 있다. 유사하게, 저장 및 복구 맵 버퍼들(158)은 또한 셋업 및 사용을 위한 저장 및 복구 맵들의 저장을 위해 제공될 수 있다.
도 10은 디바이스들의 랭크으로 배열된 예시적인 다수의 물리적 상태 기계 엔진들(14)을 예시한다. 이전에 설명된 바와 같이, 분석될 데이터는 버스 인터페이스(130)에서 수신된다. 버스 인터페이스(130)는 각각의 상태 기계 엔진들(14)(예로서, F0, F1, F2, F3, F4, F5, F6, F7)의 데이터 버퍼들(132) 및 지시 버퍼(133)를 포함하는 데이터 버퍼 시스템(159)으로 데이터를 향하게 한다. 데이터 버퍼들(132)은 분석될 데이터를 수신하고 일시적으로 저장하도록 구성된다. 예시된 실시예에서, 각각의 상태 기계 엔진(14)에 두 개의 데이터 버퍼들(132)(예로서, 데이터 버퍼(A) 및 데이터 버퍼(B))이 있다. 데이터는 두 개의 데이터 버퍼들(132) 중 하나에 저장될 수 있는 반면, 데이터는 FSM 격자(30)에 의한 분석을 위해, 다른 데이터 버퍼(132)로부터 비어진다. 이전에 논의된 바와 같이, 지시 버퍼(133)는 분석될 데이터에 대응하는 지시들과 같은, 지시들을 버스 인터페이스(130)를 통해 프로세서(12)로부터 수신하도록 구성된다. 데이터 버퍼 시스템(159)으로부터, 분석될 데이터 및 데이터에 대응하는 지시들은 IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해 FSM 격자들(30)(예로서, Fa, Fb, Fc, Fd, Fe, Ff, Fg, Fh) 중 하나 이상에 제공된다. 본 실시예에서, 물리적 FSM 격자들(30)은 논리 그룹들로 배열된다. 구체적으로, Fg 및 Fh는 논리 그룹 A(162)로 배열되고, Fe 및 Ff는 논리 그룹 B(164)로 배열되고, Fc 및 Fd는 논리 그룹 C(166)로 배열되며, Fa 및 Fb는 논리 그룹 D(168)로 배열된다. 더욱이, 이해될 바와 같이, 데이터는 IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해 FSM 격자들(30) 및 또 다른 디바이스(예로서, FSM 격자(30)) 사이에서 교환될 수 있다. 예를 들면, IR 버스 및 프로세스 버퍼 인터페이스(136)는 FSM 격자들(30) 중 임의의 것 사이에서 데이터를 교환하기 위해 사용될 수 있다. 8개의 상태 기계 엔진들(14)이 예시되지만, 디바이스들의 랭크은 임의의 적절한 수의 상태 기계 엔진들(14)(예로서, 1, 2, 4, 8, 등)을 가질 수 있다. 이해될 바와 같이, IR 버스 및 프로세스 버퍼 인터페이스(136)는 데이터를 수신하기 위한(예로서, 데이터 버퍼 시스템(159) 및 FSM 격자(30)로부터) 입력을 포함할 수 있다. 마찬가지로, IR 버스 및 프로세스 버퍼 인터페이스(136)는 데이터를 전송하기 위한(예로서, FSM 격자들(30)로) 출력을 포함할 수 있다.
버스 인터페이스(130)는 데이터의 효율적인 사용을 위해 맞춰지는 포맷으로 분석될 데이터를 수신할 수 있다. 구체적으로, 도 11 내지 도 14는 데이터가 어떻게 프로세서(12)에 의해 버스 인터페이스(130)를 통해 상태 기계 엔진들(14)에 제공되는 데이터 블록들로 할당(예로서, 그룹핑)될 수 있는지의 예들을 예시한다. 더욱이, 도 15 내지 도 17은 데이터 블록들이 어떻게 상태 기계 엔진들(14)의 데이터 버퍼 시스템(159)을 통해 수신, 저장, 및 제공될 수 있는지의 예들을 예시한다. 도 18은 데이터 블록들이 어떻게 논리 그룹들(162, 164, 166, 및 168)에 의해 수신될 수 있는지를 예시한다.
이제 도 11을 참조하면, 프로세서(12)에 의해 상태 기계 엔진들(14)에 제공될 데이터 블록들로 할당된 데이터 세그먼트들(예로서, 데이터 세트, 탐색 조건)의 예가 예시된다. 본 실시예에서, 다수의 데이터 세그먼트들이 단일 데이터 블록으로 할당된다. 각각의 데이터 블록은 FSM 격자들(30)의 단일 논리 그룹에 의해 분석되도록 할당된다(예로서, 상태 기계 엔진들(14)의 랭크에서 하나 이상의 상태 기계 엔진들(14) 상에서). 예를 들면, 데이터 스트림(170)(예로서, 프로세서(12)에 의해 상태 기계 엔진들(14)에 전송될 다량의 데이터)은 프로세서(12)에 의해: 논리 그룹 A(162)를 위해 의도된 데이터에 대응하는 제 1 데이터 블록(172), 논리 그룹 B(164)를 위해 의도된 데이터에 대응하는 제 2 데이터 블록(174), 논리 그룹 C(166)를 위해 의도된 데이터에 대응하는 제 3 데이터 블록(176), 및 논리 그룹 D(168)를 위해 의도된 데이터에 대응하는 제 4 데이터 블록(178)으로 할당된다. 구체적으로, 데이터 스트림(170)은 프로세서(12)에 의해 데이터 세그먼트들(180, 182, 184, 186, 188, 190, 192, 194, 196, 198, 및 200)로 분할된다. 이해될 바와 같이, 데이터 세그먼트들(180, 182, 184, 186, 188, 190, 192, 194, 196, 198, 및 200)의 각각은 FSM 격자(30)에 의해 분석될 데이터 세트를 나타낼 수 있다. 이해될 바와 같이, 프로세서(12)는 임의의 적절한 이유로 데이터 세그먼트들(180, 182, 184, 186, 188, 190, 192, 194, 196, 198, 및 200)을 데이터 블록들(172, 174, 176, 및 178)에 할당할 수 있다. 예를 들면, 프로세서(12)는 각각의 데이터 세트의 길이 및/또는 데이터 세트들을 효율적으로 프로세싱하기 위해 데이터 세트들이 분석될 순서에 기초하여 특정한 데이터 블록들에 데이터 세그먼트들을 할당할 수 있다.
데이터 세그먼트들(180, 182, 184, 186, 188, 190, 192, 194, 196, 198, 및 200)은 임의의 적절한 방식을 사용하여 데이터 블록들(172, 174, 176, 및 178)로 할당될 수 있다. 예를 들면, 데이터 세그먼트들(180, 182, 184, 186, 188, 190, 192, 194, 196, 198, 및 200)은 데이터 블록들(172, 174, 176, 및 178)에서의 바이트의 수가 최소화되도록 데이터 블록들(172, 174, 176, 및 178)로 할당될 수 있다. 또 다른 예로서, 데이터 세그먼트들(180, 182, 184, 186, 188, 190, 192, 194, 196, 198, 및 200)은 특정한 데이터 세그먼트들이 함께 그룹핑되도록 데이터 블록들(172, 174, 176, 및 178)로 할당될 수 있다.
예시된 바와 같이, 제 1 데이터 블록(172)은 데이터 세그먼트 A(180), 데이터 세그먼트 F(190), 및 데이터 세그먼트 I(196)를 포함한다. 제 2 데이터 블록(174)은 데이터 세그먼트 B(182) 및 데이터 세그먼트 K(200)를 포함한다. 더욱이, 제 3 데이터 블록(176)은 데이터 세그먼트 C(184), 데이터 세그먼트 E(188), 및 데이터 세그먼트 G(192)를 포함한다. 제 4 데이터 블록(178)은 데이터 세그먼트 D(186), 데이터 세그먼트 H(194), 및 데이터 세그먼트 J(198)를 포함한다.
이해될 바와 같이, 데이터 블록들을 효율적으로 프로세싱하기 위해, 데이터 블록들은 모두 동일한 양의 데이터를 가질 수 있다. 더욱이, 데이터 블록들 내에서의 데이터 세그먼트들은 프로세싱 디바이스들이 데이터 세그먼트들이 시작 및 중지할 때를 결정할 수 있도록 데이터 블록들 내에서의 미리 결정된 간격들(예로서, 바이트, 워드들)에서 시작 및/또는 정지할 수 있다. 그러나, 데이터 세그먼트들은 미리 결정된 간격들에서 시작 및/또는 정지하기 위해 정확한 양의 데이터를 갖지 않을 수 있다. 따라서, 데이터 패딩은 데이터가 미리 결정된 간격들에서 데이터 블록들 내에서 시작 및/또는 정지하도록 특정한 데이터 세그먼트들 사이에 삽입될 수 있다. 또한, 데이터 패딩은 모든 데이터 블록들이 동일한 양의 데이터를 갖도록 데이터 블록의 끝에 부가될 수 있다.
이제 도 12를 참조하면, 도 11의 데이터 블록들(172, 174, 176, 및 178)의 데이터 세그먼트들 사이에 삽입된 데이터 패딩의 예가 예시된다. 예를 들면, 제 1 데이터 블록(172)에서, 데이터 패딩(202)은 데이터 세그먼트 A(180) 및 데이터 세그먼트 F(190) 사이에 삽입될 수 있다. 뿐만 아니라, 데이터 패딩(204)은 데이터 세그먼트 F(190) 및 데이터 세그먼트 I(196) 사이에 삽입될 수 있다. 또 다른 예로서, 제 2 데이터 블록(174)에서, 데이터 패딩(206)은 데이터 세그먼트 B(182) 및 데이터 세그먼트 K(200) 사이에 삽입될 수 있다. 제 3 데이터 블록(176)에서, 데이터 패딩(208)은 데이터 세그먼트 C(184) 및 데이터 세그먼트 E(188) 사이에 삽입될 수 있다. 마찬가지로, 데이터 패딩(210)은 데이터 세그먼트 E(188) 및 데이터 세그먼트 G(192) 사이에 삽입될 수 있다. 또 다른 예로서, 제 4 데이터 블록(178)에서, 데이터 패딩(212)은 데이터 세그먼트 D(186) 및 데이터 세그먼트 H(194) 사이에 삽입될 수 있다. 또한, 데이터 패딩(214)은 데이터 세그먼트 H(194) 및 데이터 세그먼트 J(198) 사이에 삽입될 수 있다.
데이터 패딩(202, 204, 206, 208, 210, 212, 및 214)은 분석되지 않은 데이터의 임의의 적절한 수의 바이트를 포함할 수 있다(예로서, 무효 데이터, 정크 데이터, 필러 데이터, 가비지 데이터 등). 일 실시예에서, 데이터 패딩으로서 사용된 바이트의 수는 이전 데이터 세그먼트의 바이트의 수에 부가될 때 전체 워드 경계에 도달하는 바이트의 수일 수 있다(즉, 이전 데이터 세그먼트의 바이트의 수 더하기 데이터 패딩으로서 사용된 바이트의 수는 전체 워드 경계에 의해 동일하게 나눌 수 있다). 예를 들면, 데이터 패딩(202)의 바이트의 수는 데이터 패딩(202) 및 데이터 세그먼트 A(180)(즉, 이전 데이터 세그먼트)의 바이트의 조합된 수가 전체 워드 경계에 의해 동일하게 나눌 수 있도록(예로서, 나머지 없음) 하기 위한 것일 수 있다. 예시된 실시예에서, 전체 워드 경계는 8 바이트일 수 있다. 다른 실시예들에서, 전체 워드 경계는 임의의 적절한 수의 바이트 또는 비트들일 수 있다. 이와 같이, 예시된 실시예에서, 데이터 세그먼트 A(180)가 63 바이트의 데이터를 포함한다면, 데이터 패딩(202)은 1 바이트의 데이터(예로서, 데이터 세그먼트 A(180) 및 데이터 패딩(202) 사이에 64개의 조합된 바이트의 데이터를 만들기 위해, 64는 8 바이트에 의해 동일하게 나눌 수 있다)를 포함할 것이다. 또 다른 예로서, 데이터 세그먼트 A(180)가 60 바이트의 데이터(예로서, 8에 의해 동일하게 나눌 수 없는)를 포함한다면, 데이터 패딩(202)은 4 바이트의 데이터를 포함할 것이다. 추가 예로서, 데이터 세그먼트 A(180)가 64 바이트의 데이터를 포함한다면, 데이터 패딩(202)은 0 바이트의 데이터를 포함할 것이며, 또는 다시 말해서 데이터 패딩(202)은 데이터 세그먼트 A(180) 및 데이터 세그먼트 F(190) 사이에서 요구되지 않을 것이다. 이해될 바와 같이, 각각의 데이터 패딩(202, 204, 206, 208, 210, 212, 및 214)은 유사한 방식으로 동작할 수 있다.
이제 도 13을 참조하면, 도 12의 데이터 블록들(172, 174, 176, 및 178)의 데이터 세그먼트들 후 삽입된 데이터 패딩의 예가 예시된다. 구체적으로, 데이터 패딩은 각각의 데이터 블록들(172, 174, 176, 및 178)에서의 바이트의 수를 동일하게 만들기 위해 필요에 따라 각각의 데이터 블록(172, 174, 176, 및 178)의 끝에 삽입될 수 있다. 더욱이, 각각의 데이터 블록(172, 174, 176, 및 178)의 끝에서의 데이터 패딩은 각각의 데이터 블록(172, 174, 176, 및 178)이 이전 설명된 바와 같이 전체 워드 경계에 도달하도록 사용될 수 있다. 예시된 실시예에서, 데이터 패딩(216)은 데이터 세그먼트 I(196) 후에 삽입되고, 데이터 패딩(218)은 데이터 세그먼트 G(192) 후에 삽입되며, 데이터 패딩(220)은 데이터 세그먼트 J(198) 후에 삽입된다. 따라서, 데이터 블록들(172, 174, 176, 및 178)의 각각은 동일한 수의 바이트를 포함하며 데이터 블록들(172, 174, 176, 및 178)의 각각은 전체 워드 경계에 도달한다.
FSM 격자들(30)이 유효 데이터로부터 데이터 패딩을 구별하는 것은 어려울 수 있다. 따라서, 지시들은 데이터 패딩이 유효 데이터의 분석 동안 FSM 격자들(30)에 의해 식별되며 무시될 수 있도록 데이터 블록들(172, 174, 176, 및 178)을 동반할 수 있다. 이러한 지시들은 버스 인터페이스(130)를 통해 프로세서(12)에 의해 상태 기계 엔진(14)에 전송될 수 있으며, 상태 기계 엔진(14)의 지시 버퍼(160)에 의해 수신, 저장, 및 제공될 수 있다. 지시들을 생성하기 위해, 프로세서(12)는 데이터 스트림(170)을 영역들(222, 224, 226, 228, 230, 232, 234, 및 236)로 논리적으로 분할할 수 있다. 영역들(222, 224, 226, 228, 230, 232, 234, 및 236)의 단부 경계들은 임의의 데이터 패딩이 끝날 때 각각의 영역이 끝나도록 형성될 수 있다. 예를 들면, 제 1 영역(222)은 데이터 패딩(208)이 끝날 때 끝난다. 또 다른 예로서, 제 5 영역(230)은 데이터 패딩(204)이 끝날 때 끝난다.
데이터 블록들(172, 174, 176, 및 178)을 동반하는 지시들은 각각의 영역(222, 224, 226, 228, 230, 232, 234, 및 236)에 대한 바이트의 수 및 각각의 영역 내에서의 각각의 데이터 블록(172, 174, 176, 및 178)에 대한 유효 바이트(예로서, 바이트의 수는 바이트 패딩을 제외한다)의 수를 포함할 수 있다. 예를 들면, 지시들은 다음을 포함할 수 있다: 제 1 영역(222)에 대응하는 바이트의 수(238), 제 1 영역(222) 내에서의 제 1 데이터 블록(172)에 대한 유효 바이트에 대응하는 바이트의 수(240), 제 1 영역(222) 내에서의 제 2 데이터 블록(174)에 대한 유효 바이트에 대응하는 바이트의 수(242), 제 1 영역(222) 내에서의 제 3 데이터 블록(176)에 대한 유효 바이트에 대응하는 바이트의 수(244), 및 제 1 영역(222) 내에서의 제 4 데이터 블록(178)에 대한 유효 바이트에 대응하는 바이트의 수(246).
마찬가지로, 지시들은 다음을 포함할 수 있다: 제 2 영역(224)에 대응하는 바이트의 수들(248, 250, 252, 254, 및 256), 제 3 영역(226)에 대응하는 바이트의 수들(258, 260, 262, 264, 및 266), 제 4 영역(228)에 대응하는 바이트의 수들(268, 270, 272, 274, 및 276), 제 5 영역(230)에 대응하는 바이트의 수들(278, 280, 282, 284, 및 286), 제 6 영역(232)에 대응하는 바이트의 수들(288, 290, 292, 294, 및 296), 제 7 영역(234)에 대응하는 바이트의 수들(298, 302, 304, 및 306), 및 제 8 영역(236)에 대응하는 바이트의 수들(308, 312, 314, 및 316). 따라서, 지시들을 사용하여, FSM 격자들(30)은 데이터 세그먼트들과 함께 삽입된 데이터 패딩을 식별할 수 있다. 하나의 특정한 유형의 지시들이 여기에 제공되었지만, 데이터 블록들(172, 174, 176, 및 178)의 그룹과 함께 포함된 지시들은 FSM 격자들(30)로 하여금 데이터 패딩(즉, 무효 데이터)으로부터 유효 데이터를 구별하도록 허용하는 임의의 적절한 그룹의 지시들일 수 있다는 것이 주의되어야 한다.
이제 도 14를 참조하면, 상태 기계 엔진들(14)의 데이터 버퍼 시스템(159)으로의 송신을 위해 프로세서(12)에 의해 조직된 도 13의 데이터 블록들(172, 174, 176, 및 178)의 예가 예시된다. 데이터 블록들(172, 174, 176, 및 178)의 각각은 전체 워드 길이와 같은 바이트의 수(318)를 가진 데이터의 로우들을 갖고 배열된다. 예시된 실시예에서, 전체 워드 길이는 상태 기계 엔진들(14)의 각각에 대한 바이트에 의해 표현된 8개의 바이트(예로서, F0, F1, F2, F3, F4, F5, F6, 및 F7)이다. 데이터 세그먼트들의 각각으로부터의 제 1 바이트는 각각의 데이터 블록(172, 174, 176, 및 178)의 우측 측면에서 시작하며 데이터 세그먼트 A(180)에 대한 제 1 바이트가 컬럼(F0)에 있으며 데이터 세그먼트 A(180)에 대한 제 8 바이트가 컬럼(F7)에 있도록 각각의 데이터 블록의 좌측 측면을 향해 증가한다. 이해될 바와 같이, 컬럼(F0)은 처음에 F0 상태 기계 엔진(14)의 데이터 버퍼들(132)에 저장될 데이터를 나타내고, 컬럼(F1)은 처음에 F1 상태 기계 엔진(14)의 데이터 버퍼들(132)에 저장될 데이터를 나타낸다. 더욱이, 데이터 세그먼트들은 위에서 아래까지 로우들에 위치된다. 예시된 바와 같이, 데이터 세그먼트 및 데이터 패딩의 각각의 조합은 컬럼(F7)에서 끝난다(즉, 그것들 각각은 전체 워드 길이에 대해 연장된다). 더욱이, 각각의 데이터 블록(172, 174, 176, 및 178)은 크기가 동일하다. 이해될 바와 같이, 동작 동안, 데이터 블록들(172, 174, 176, 및 178)은 프로세서(12)로부터 상태 기계 엔진들(14)로 순차적으로 제공될 수 있다.
데이터 블록들(172, 174, 176, 및 178)로부터의 데이터는 논리 그룹들(162, 164, 166, 및 168)을 위해 의도된 데이터가 각각의 논리 그룹(162, 164, 166, 및 168)을 위해 의도된 데이터의 일 부분이 각각의 상태 기계 엔진(14)(예로서, F0, F1, F2, F3, F4, F5, F6, 및 F7) 내에서 섞이도록 데이터 버퍼 시스템(159)에서 섞이도록 배열된다. 데이터는 데이터가 버스 인터페이스(130)를 통해 데이터 버퍼 시스템(159)에 빠르게 제공될 수 있게 하기 위한 이러한 방식으로 수신 및 저장될 수 있다. 특정한 실시예들에서, 데이터 버퍼 시스템(159)의 데이터 버퍼들(132)은 버스 인터페이스(130)로부터 데이터를 래칭하도록 구성될 수 있다(예로서, 미리 결정된 간격들에서). 다른 실시예들에서, 데이터 버퍼 시스템(159)의 데이터 버퍼들(132)은 데이터 버퍼들(132) 및 버스 인터페이스(130) 사이에서의 연결에 기초하여 데이터의 제한된 부분을 수신할 수 있다. 이하에 상세히 설명되는 바와 같이, 섞인 데이터는 데이터가 IR 버스 및 프로세스 버퍼 인터페이스(136)를 통해 데이터 버퍼 시스템(159)으로부터 프로세스 버퍼들(134)로 제공될 때 분류된다.
이제 도 15로 가면, 상태 기계 엔진들(14)에 의해 수신되는 데이터 블록들(172, 174, 176, 및 178)의 예가 예시된다. 구체적으로, 데이터 버퍼 시스템(159)은 제 2 데이터 블록(174), 제 3 데이터 블록(176), 및 제 4 데이터 블록(178)에 앞서 제 1 데이터 블록(172)을 수신한다. 상기 논의된 바와 같이, 데이터 블록들(172, 174, 176, 및 178)의 각각은 특정한 논리 그룹(162, 164, 166, 및 168)에 의해 분석되도록 프로세서(12)에 의해 할당될 수 있다. 데이터 버퍼 시스템(159)이 데이터 블록들(172, 174, 176, 및 178)을 수신할 때, 데이터 버퍼 시스템(159)은 데이터가 데이터 버퍼 시스템(159)으로부터 FSM 격자들(162, 164, 166, 및 168)로 정확하게 제공되도록 체계적인 방식으로 데이터를 데이터 블록들(172, 174, 176, 및 178)로부터 버퍼들로 저장한다.
따라서, 도 16은 도 15의 데이터 블록들(172, 174, 176, 및 178)이 어떻게 상태 기계 엔진(14)의 데이터 버퍼 시스템(159)에 저장되는지의 예를 예시한다. 특히, 제 1 데이터 블록(172)으로부터의 데이터는 버퍼의 제 1 로우 및 그 후 제 4 로우(예로서, 로우들(5, 9, 13, 17 등))마다 저장된다. 유사하게, 제 2 데이터 블록(174)으로부터의 데이터는 버퍼의 제 2 로우 및 그 후 제 4 로우(예로서, 로우들(6, 10, 14, 18 등))마다 저장된다. 뿐만 아니라, 제 3 데이터 블록(176)으로부터의 데이터는 버퍼의 제 3 로우 및 그 후 제 4 로우(예로서, 로우들(7, 11, 15, 19 등))마다 저장된다. 또한, 제 4 데이터 블록(178)으로부터의 데이터는 버퍼의 제 4 로우 및 그 후 4번째 로우(예로서, 로우들(8, 12, 16, 20 등))마다 저장된다. 몇몇 상태 기계 엔진들(14)이 4개보다 적거나 또는 많은 FSM 격자들(162, 164, 166, 및 168)을 포함할 수 있다는 것이 주의되어야 한다. 따라서, 다른 실시예들에서, 데이터 버퍼 시스템(159)은 또 다른 방식으로 데이터 블록들로부터 데이터를 저장하도록 구성될 수 있다. 예를 들면, 8개의 FSM 격자들을 가진 상태 기계 엔진(14)에서, 각각의 FSM 격자를 위한 데이터 블록은 버퍼의 하나의 로우 및 그 후 제 8 로우마다 저장된 데이터를 가질 수 있다.
이제 도 17을 참조하면, 데이터 버퍼 시스템(159)으로부터 다수의 FSM 격자들에 제공된 데이터의 예가 예시된다. 구체적으로, 데이터는 데이터 버스트들로 데이터 버퍼 시스템(159)에서 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 일 실시예(예로서, 전체 워드에서의 바이트의 수(318)가 8 바이트인)에서, 8개의 데이터 버스트들이 하나의 IR 버스 사이클을 완성하기 위해 사용된다. 구체적으로, 제 1 데이터 버스트(320)에서, 컬럼(F0)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 유사하게, 제 2 데이터 버스트(322)에서, 컬럼(F1)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 제 3 데이터 버스트(324)에서, 컬럼(F2)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 뿐만 아니라, 제 4 데이터 버스트(326)에서, 컬럼(F3)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 제 5 데이터 버스트(328)에서, 컬럼(F4)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 유사하게, 제 6 데이터 버스트(330)에서, 컬럼(F5)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 제 7 데이터 버스트(332)에서, 컬럼(F6)으로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 뿐만 아니라, 제 8 데이터 버스트(334)에서, 컬럼(F7)로부터의 4 바이트(예로서, 각각의 데이터 블록(172, 174, 176, 및 178)으로부터의 바이트)이 IR 버스 및 프로세스 버퍼 인터페이스(136)에 제공된다. 따라서, 데이터는 데이터 버스트들을 사용한 체계적인 문제에서 데이터 버퍼 시스템(159)에서 IR 버스 및 프로세스 버퍼 인터페이스(136)로 제공된다.
도 18로 가면, 다수의 논리 그룹들(162, 164, 166, 및 168)로의 데이터 버스트들(320, 322, 324, 326, 328, 330, 332, 및 334)의 데이터 제공의 예가 예시된다. 구체적으로, 예시된 실시예에서, 논리 그룹 A(162)(예로서, Fg, Fh)의 프로세스 버퍼들(134)은 IR 버스 및 프로세스 버퍼 인터페이스(136)로 제공된 각각의 데이터 버스트(320, 322, 324, 326, 328, 330, 332, 및 334)의 제 1 바이트를 래칭하도록 구성될 수 있다. 유사하게, 논리 그룹 B(164)(예로서, Fe, Ff)의 프로세스 버퍼들(134)은 IR 버스 및 프로세스 버퍼 인터페이스(136)로 제공된 각각의 데이터 버스트(320, 322, 324, 326, 328, 330, 332, 및 334)의 제 2 바이트를 래칭하도록 구성될 수 있다. 또한, 논리 그룹 C(166)(예로서, Fc, Fd)의 프로세스 버퍼들(134)은 IR 버스 및 프로세서 버퍼 인터페이스(136)로 제공된 각각의 데이터 버스트(320, 322, 324, 326, 328, 330, 332, 및 334)의 제 3 바이트를 래칭하도록 구성될 수 있다. 논리 그룹 D(168)(예로서, Fa, Fb)의 프로세스 버퍼들(134)은 IR 버스 및 프로세서 버퍼 인터페이스(136)로 제공된 각각의 데이터 버스트(320, 322, 324, 326, 328, 330, 332, 및 334)의 제 4 바이트를 래칭하도록 구성될 수 있다.
이해될 바와 같이, 논리 그룹들(162, 164, 166, 및 168)의 프로세스 버퍼들(134)은 IR 버스 및 프로세서 버퍼 인터페이스(136)로 제공된 임의의 바이트 또는 바이트의 조합을 래칭하도록 구성될 수 있다. 뿐만 아니라, 프로세스 버퍼 A 및 프로세스 버퍼 B는 동일한 또는 상이한 바이트를 래칭하도록 구성될 수 있다. 일 실시예에서, 상태 기계 엔진들(14)은 2개보다 적거나 또는 많은 프로세스 버퍼들(134)을 포함할 수 있다. 이러한 실시예에서, 각각의 프로세스 버퍼(134)는 IR 버스 및 프로세서 버퍼 인터페이스(136)로 제공되는 특정 바이트(예로서, 버스트)를 래칭하도록 구성될 수 있다. 논리 그룹들(162, 164, 166, 및 168)의 프로세스 버퍼들(134)은 또한 데이터 버퍼 시스템(159)으로부터 데이터 버스트들을 동반하는 지시들을 수신하도록 구성될 수 있다. 지시들을 사용함으로써, 논리 그룹들(162, 164, 166, 및 168)의 프로세스 버퍼들(134)은 데이터 영역에서의 바이트의 총 수 및 상기 데이터 영역에서의 유효 바이트의 총 수 사이에서의 차이에 대응하는 데이터를 무시할 수 있다.
본 발명은 다양한 수정들 및 대안 형태들에 영향을 받기 쉬울 수 있지만, 특정 실시예들은 도면들에서 예로서 도시되며 여기에 상세히 설명되었다. 그러나, 본 발명은 개시된 특정한 형태들에 제한되도록 의도되지 않는다는 것이 이해되어야 한다. 오히려, 본 발명은 다음의 첨부된 청구항들에 의해 정의된 바와 같이 본 발명의 사상 및 범위 내에 있는 모든 수정들, 등가물들, 및 대안들을 커버하는 것이다.

Claims (35)

  1. 데이터 분석 시스템에 있어서,
    분석될 데이터를 수신하도록 구성된 데이터 버퍼;
    복수의 구성 가능한 요소들을 포함한 상태 기계 격자로서, 각각의 구성 가능한 요소는 상기 데이터의 적어도 일 부분을 분석하며 그 분석의 결과를 출력하도록 구성된 복수의 메모리 셀들을 포함하는, 상기 상태 기계 격자; 및
    상기 데이터 버퍼로부터 상기 데이터를 수신하며 상기 데이터를 상기 상태 기계 격자에 제공하도록 구성된 버퍼 인터페이스
    를 포함하고, 상기 데이터 버퍼는 데이터 버스트들을 통해 데이터를 상기 버퍼 인터페이스에 제공하도록 구성되며 각각의 데이터 버스트는 복수의 상태 기계 격자들의 각각에 대한 데이터의 미리 결정된 부분을 포함하는, 데이터 분석 시스템.
  2. 청구항 1에 있어서, 상기 데이터 버퍼는 제 1 데이터 버퍼 및 제 2 데이터 버퍼를 포함하며, 상기 제 1 및 제 2 데이터 버퍼들의 각각은 데이터를 수신하며 데이터를 상기 버퍼 인터페이스에 제공하도록 구성되는, 데이터 분석 시스템.
  3. 청구항 2에 있어서, 상기 제 1 데이터 버퍼는 상기 제 2 데이터 버퍼가 상기 버퍼 인터페이스에 데이터를 제공하는 동안 데이터를 수신하도록 구성되며, 상기 제 2 데이터 버퍼는 상기 제 1 데이터 버퍼가 데이터를 상기 버퍼 인터페이스에 제공하는 동안 데이터를 수신하도록 구성되는, 데이터 분석 시스템.
  4. 청구항 1에 있어서, 상기 데이터 버퍼는 데이터 블록들로서 상기 데이터를 수신하도록 구성되며 각각의 데이터 블록은 복수의 상태 기계 격자들 중 하나에 대응하는, 데이터 분석 시스템.
  5. 청구항 4에 있어서, 상기 데이터 버퍼는 1, 2, 4, 또는 8개의 데이터 블록들을 수신하도록 구성되는, 데이터 분석 시스템.
  6. 청구항 1에 있어서, 상기 데이터 버퍼는 데이터 블록들의 그룹들로서 상기 데이터를 수신하도록 구성되며 데이터 블록들의 각각의 그룹은 상기 복수의 상태 기계 격자들의 각각에 대한 데이터 블록을 포함하는, 데이터 분석 시스템.
  7. 청구항 6에 있어서, 상기 데이터 버퍼는 데이터 블록들의 그룹의 각각의 데이터 블록이 저장될 때까지 상기 데이터 블록들의 그룹의 각각의 데이터 블록의 미리 결정된 부분을 교번하는 패턴으로 저장하도록 구성되며, 상기 교번하는 패턴은 각각의 데이터 블록 사이에서 교번하는, 데이터 분석 시스템.
  8. 청구항 7에 있어서, 각각의 데이터 블록의 상기 미리 결정된 부분은 8, 16, 32, 또는 64 바이트의 데이터를 포함하는, 데이터 분석 시스템.
  9. 청구항 1에 있어서, 데이터의 상기 미리 결정된 부분은 1, 2, 4, 또는 8 바이트의 데이터를 포함하는, 데이터 분석 시스템.
  10. 청구항 1에 있어서, 상기 복수의 상태 기계 격자들의 각각에 결합된 하나 이상의 프로세스 버퍼들을 포함하며, 각각의 프로세스 버퍼는 각각의 상태 기계 격자에 대응하는 각각의 데이터 버스트로부터 데이터의 상기 미리 결정된 부분을 결정하도록 구성되는, 데이터 분석 시스템.
  11. 청구항 1에 있어서, 상기 데이터 버퍼는 분석될 상기 데이터에 대응하는 지시들을 수신하도록 구성된 지시 버퍼를 포함하는, 데이터 분석 시스템.
  12. 데이터 분석 시스템에 있어서,
    복수의 상태 기계 엔진들로서, 각각의 상태 기계 엔진은 복수의 데이터 분석 요소들을 가진 상태 기계 격자를 포함하고, 각각의 데이터 분석 요소는 데이터의 적어도 일 부분을 분석하며 그 분석의 결과를 출력하도록 구성된 복수의 메모리 셀들을 포함하는, 상기 복수의 상태 기계 엔진들;
    상기 복수의 상태 기계 엔진들의 각각에 결합되며, 상기 데이터를 수신하고 상기 데이터를 상기 복수의 상태 기계 엔진들에 제공하도록 구성된 버퍼 인터페이스; 및
    분석될 상기 데이터를 수신하며 상기 데이터를 상기 버퍼 인터페이스에 제공하도록 구성된 데이터 버퍼
    를 포함하며, 상기 데이터 버퍼는 데이터 블록들의 그룹들로서 상기 데이터를 수신하도록 구성되고, 상기 데이터 블록들의 각각의 그룹은 상기 복수의 상태 기계 엔진들의 각각에 대한 데이터 블록을 포함하고, 상기 데이터 블록들 중 적어도 하나는 바이트 패딩과 조합된 유효 데이터를 포함하는, 데이터 분석 시스템.
  13. 청구항 12에 있어서, 상기 데이터 버퍼는 지시 버퍼를 포함하며, 상기 지시 버퍼는 바이트 패딩(byte padding)을 포함하는 데이터 블록들의 부분들을 식별하는 지시들을 수신하도록 구성되는, 데이터 분석 시스템.
  14. 청구항 12에 있어서, 상기 데이터 버퍼는 지시들의 복수의 그룹들을 수신하도록 구성되며, 지시들의 각각의 그룹은 데이터 블록들의 그룹에 관한 데이터를 포함하는, 데이터 분석 시스템.
  15. 청구항 14에 있어서, 데이터 블록들의 각각의 그룹은 복수의 영역들을 포함하며 지시들의 각각의 그룹은 상기 복수의 영역들의 각각에 관한 데이터를 포함하는, 데이터 분석 시스템.
  16. 청구항 15에 있어서, 상기 복수의 영역들의 각각에 관한 상기 데이터는 각각의 영역에서 바이트의 총 수 및 상기 각각의 영역에서 상기 데이터 블록들의 각각에 대한 유효 데이터 바이트의 총 수를 포함하는, 데이터 분석 시스템.
  17. 청구항 16에 있어서, 상기 복수의 상태 기계 엔진들의 각각은 상기 바이트의 총 수 및 상기 유효 데이터 바이트의 총 수 사이에서의 차이에 대응하는 데이터를 무시하도록 구성되는, 데이터 분석 시스템.
  18. 청구항 12에 있어서, 상기 복수의 상태 기계 엔진들은 1, 2, 4, 또는 8개의 상태 기계 엔진들을 포함하는, 데이터 분석 시스템.
  19. 청구항 12에 있어서, 상기 데이터를 분석하도록 구성된 단일의 논리 그룹을 포함하고, 상기 단일의 논리 그룹은 상기 복수의 상태 기계 엔진들을 포함하는, 데이터 분석 시스템.
  20. 청구항 12에 있어서, 상기 데이터를 분석하도록 구성된 복수의 논리 그룹들을 포함하고, 상기 복수의 논리 그룹의 각각의 논리 그룹은 상기 복수의 상태 기계 엔진들 중 적어도 하나를 포함하는, 데이터 분석 시스템.
  21. 청구항 20에 있어서, 상기 복수의 논리 그룹들의 각각의 논리 그룹은 상기 데이터를 수신하고 상기 데이터의 미리 결정된 부분을 분석하도록 구성되는, 데이터 분석 시스템.
  22. 청구항 20에 있어서, 상기 복수의 논리 그룹들의 각각의 논리 그룹은 상기 데이터를 수신하고 상기 데이터를 상기 복수의 논리 그룹들의 다른 논리 그룹들과 병렬로 분석하도록 구성되며, 각각의 논리 그룹에 의해 분석된 데이터는 동일한, 데이터 분석 시스템.
  23. 청구항 12에 있어서, 상기 복수의 상태 기계 엔진들의 각각의 상태 기계 엔진은 상기 각각의 상태 기계 엔진에 할당된 데이터를 분석하도록 구성되는, 데이터 분석 시스템.
  24. 청구항 12에 있어서, 상기 복수의 상태 기계 엔진들의 각각의 상태 기계 엔진은 상기 버퍼 인터페이스에 제공된 데이터 버스트의 미리 결정된 부분을 래치하도록 구성되는, 데이터 분석 시스템.
  25. 청구항 12에 있어서, 상기 데이터 버퍼는 상기 데이터를 오프셋 방식으로 저장하고 상기 데이터를 상기 버퍼 인터페이스에 논-오프셋 방식으로 제공하도록 구성되는, 데이터 분석 시스템.
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