JPH1196762A

JPH1196762A - 半導体記憶装置

Info

Publication number: JPH1196762A
Application number: JP9260308A
Authority: JP
Inventors: Osamu Kamibeppu; 修上別府; Eiji Kozuka; 英二狐塚
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-09-25
Filing date: 1997-09-25
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】大規模な半導体記憶装置において、読み出し・
書き込みに要する時間を大幅に短縮することができる簡
単な行アドレス回路を提供する。【解決手段】アドレスマルチプレックスモードを使用す
る半導体記憶装置において、あらかじめ複数の行アドレ
スをチップ内部に取り込むことにより行アドレス取り込
みサイクルにおける、チップ内部のイニシャライズ時間
を短縮し、データの読み出し・書き込み時間を短縮す
る。すなわち、行アドレスをチップ内部に取り込むサイ
クルを複数回行い、その各々のサイクルで取り込まれた
行アドレスをシフトレジスタに保持し、その後列アドレ
スを取り込むサイクルを行なう。行アドレスは取り込ん
だ順に対応するＷＬを活性化するようにし、行アドレス
の切り替えは外部入力端子と／ＲＡＳとの組み合わせに
より行なう。これを用いれば読み出し・書き込みに要す
る時間を大幅に短縮することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体記憶装置に係
り、アドレスマルチプレックスモードにより動作する行
アドレス、列アドレスのアドレス回路を有するものであ
って、特に高速動作の半導体記憶装置に関するものであ
る。

【０００２】

【従来の技術】アドレスマルチプレックスモードを使用
し、ファースト・ページ・モード（以下ＦＰＭとよぶ）
動作を行う従来の半導体記憶装置の読み出し・書き込み
動作について説明する。図１５はＦＰＭを用いた従来の
アドレス回路の動作を示すタイミング波形図である。

【０００３】ＦＰＭインサイクルにおいて、ロウ・アド
レス・ストローブ（以下／ＲＡＳと略称する。／は反転
信号のバーを意味する）の立ち下がりで１つの行アドレ
スデータＲ1 を取り込む。行アドレスデータの取り込み
は図１５の下部に示す／ＲＡＳ系の信号Ｄ1 〜Ｄ4 を用
いて行う。

【０００４】その後カラム・アドレス・ストローブ（以
下／ＣＡＳとよぶ）の立ち下がりで列アドレスデータＣ
1 を取り込み、メモリセルアレイのＲ1 ／Ｃ1 に書き込
まれたデータがＤOUT に読み出される。

【０００５】ＦＰＭサイクルでは、行アドレスで活性化
されたワード線（以下ＷＬとよぶ）に接続されるセルを
次々に読み出すので、１つのＷＬが選択された後は列ア
ドレスデータのみを変更すればよい。このため図１５に
示すように、列アドレスデータの取り込みサイクルのみ
が、最後の列アドレスＣj まで繰り返し行われる。

【０００６】図１５のＦＰＭアウトサイクルでＲ1 ／Ｃ
j までの読み出しを終了し、次のＦＰＭインサイクルで
行アドレスデータＲ2 を取り込み次のＷＬを活性化する
ためには、／ＲＡＳを立ち上げてチップ内部を初期化し
た後／ＲＡＳを立ち下げて行アドレスデータＲ2 を取り
込む動作が必要になる。このような動作を繰り返してｋ
行、ｊ列のメモリセルアレイに書き込まれたＲk ／Ｃj
までの記憶データを全て読み出すことができる。以上読
み出しの場合を例として、従来のＦＰＭ動作におけるア
ドレス入力の方法を説明したが、書き込みの場合にもア
ドレス回路は同様な動作を行う。

【０００７】次に図１６のブロック図を用いて、行アド
レス回路の動作を具体的に説明する。図１６に示す行ア
ドレス回路は、例えば４ビットの行アドレスデータＡIN
n （ｎ＝０〜３）を入力する行アドレス入力パッド１０
〜１３と、外部入力信号入力回路２０〜２３と、データ
ラッチ５０〜５３からなり、これらの回路を経た行アド
レスデータがＡｎＲ（ｎ＝０〜３）として出力される。
なお、２０〜２３からの中間出力がＲＡn （ｎ＝０〜
３）として示されている。

【０００８】これらの回路は、ＲＡＳ系の信号Ｄ1 〜Ｄ
4 と、セルフリフレッシュ系の信号Ｃsrにより制御され
る。すなわち、アドレス入力端子１０〜１３に入力され
たアドレスデータＡINn （ｎ＝０〜３）は、Ｄ1 で制御
される外部入力信号入力回路２０〜２３と、Ｄ2 〜Ｄ4
で制御されたデータラッチ５０〜５３を介してＡｎＲ
（ｎ＝０〜３）として出力される。セルフリフレッシュ
時には、セルフリフレッシュの内部アドレスＳＲＡ0 〜
ＳＲＡ3 が出力される。

【０００９】次に図１７に示す回路図を用いて、外部入
力信号入力回路２０〜２３とデータラッチ５０〜５３の
動作をさらに具体的に説明する。図１６（ａ）に示す外
部入力信号入力回路は、ｐチャネルトランジスタＱ1 、
Ｑ2 、Ｑ4 と、ｎチャネルトランジスタＱ3 、Ｑ5 とイ
ンバータＩ2 から構成される。Ｄ1 が低レベル状態（以
下高レベル状態を“Ｈ”低レベル状態を“Ｌ”とする）
となれば、ｐチャネルトランジスタＱ1 がオンするた
め、ＡINn を入力するＱ2 、Ｑ3 からなる相補型インバ
ータが電源に接続され、またＤ1 の“Ｌ”がＱ5 のゲー
トに入力されることによりＱ5 がオフとなり、インバー
タＩ2 とＱ4 からなるデータ保持回路が活性化されて外
部入力信号入力回路に入力したＡINn はＲＡn として出
力される。

【００１０】図１７（ｂ）にデータラッチ回路５０〜５
３の回路図を示す。本データラッチ回路は、ｎチャネル
トランジスタＱ6 、Ｑ7 、Ｑ8 、Ｑ10、Ｑ11、Ｑ12及び
ｐチャネルトランジスタＱ9 、Ｑ13からなる初段の差動
型のＮＡＮＤゲートと、ｎチャネル及びｐチャネルトラ
ンジスタＱ15、Ｑ16からなる相補型インバータとｎチャ
ネルとｐチャネルトランジスタＱ17、Ｑ18からなる相補
型インバータとを用いた差動型のラッチ回路より構成さ
れる。Ｑ14は前記ラッチ回路を活性化するためのｎチャ
ネルトランジスタである。Ｃ1 〜Ｃ4 は動作の時定数を
調整するためのキャパシタである。

【００１１】外部入力信号入力回路２０〜２３の出力Ｒ
Ａn が差動型のデータラッチ回路５０〜５３の一方の入
力に接続され、またインバータＩ3 を介してその反転出
力が差動型の他方の入力に接続される。Ｄ2 、Ｄ3 、Ｄ
4 が“Ｈ”となることにより、それぞれＱ6 、Ｑ10及び
Ｑ8 、Ｑ12及びＱ14がオンとなり、前記データラッチ回
路が活性化され、一方の出力Ａn がＳ1 、Ｓ2 からなる
スイッチ回路に送られる。ここにＢＡn はＡn の反転出
力である。セルフリフレッシュ系の信号Ｃsrが“Ｌ”で
あればＳ1 がオンとなり、行アドレスデータＡｎＲ（ｎ
＝０〜３）が出力され、Ｃsrが“Ｈ”であればＳ1 がオ
フＳ2 がオンとなり、出力がセルフリフレッシュにおけ
る内部アドレスＳＲＡn （ｎ＝０〜３）に切り替えられ
る。

【００１２】以上説明したように、従来ＦＰＭ動作によ
りメモリセルアレイへの読み出し・書き込みを行う際、
行アドレスを変更するために／ＲＡＳを立ち上げてチッ
プ内部を初期化した後、再び／ＲＡＳを立ち下げて次の
行アドレスデータを取り込む必要があった。このため、
行アドレスの変更を伴うサイクルではチップ内部を初期
化する動作が繰り返され、この繰り返し時間だけデータ
転送の速度が遅くなる原因となっていた。

【００１３】

【発明が解決しようとする課題】上記したように従来の
ＦＰＭを用いた半導体記憶装置の書き込み・読み出し動
作では、行アドレスの変更を行う際、チップ内部を初期
化する動作が繰り返され、この繰り返し時間だけデータ
転送の速度が遅くなるという問題があった。

【００１４】本発明は上記の問題点を解決すべくなされ
たもので、アドレスマルチプレックスモードを使用する
半導体記憶装置においてＦＰＭ動作を行う際、あらかじ
め複数の行アドレスデータを連続してチップ内部に取り
込むことにより、行アドレス取り込みサイクルにおける
チップ内部の初期化時間等を短縮し、データの読み出し
・書き込みを高速化する機能を備えた半導体記憶装置を
提供することを目的としている。

【００１５】

【課題を解決するための手段】本発明は、行アドレスデ
ータをチップ内部に取り込むサイクルを複数回行い、そ
の各サイクルで取り込まれた行アドレスデータを複数の
ラッチ回路からなるシフトレジスタに保持し、その後列
アドレスデータを取り込むサイクルを行なうことを特徴
とする。

【００１６】チップ内部に取り込まれた行アドレスデー
タは、取り込んだ順に対応するＷＬを活性化するように
し、行アドレスの切り替えは外部入力信号と／ＲＡＳと
の組み合わせにより行なう。

【００１７】これより従来必要であった、行アドレスデ
ータを取り込むためのチップ内部の初期化時間を短縮
し、データの読み出し・書き込みの速度を高速化するこ
とができる。

【００１８】具体的には本発明の半導体記憶装置は、ア
ドレスマルチプレックスモードで動作するアドレス回路
を備え、このアドレス回路は、連続した複数回の行アド
レス入力サイクルで取り込まれた複数の行アドレスデー
タを蓄積するデータ蓄積回路と、この複数の行アドレス
データがデータ蓄積回路に蓄積された後、列アドレス入
力サイクルを開始し、列アドレスデータを取り込む回路
を有することを特徴とする。

【００１９】好ましくは前記データ蓄積回路は、前記複
数の行アドレスデータを格納する複数のラッチ回路を有
し、各ラッチ回路はその入力部にそれぞれスィッチを有
するものであって、このようにスイッチを含む直列接続
された２個のラッチ回路からなるデータ保持回路を１段
として、複数段の前記データ保持回路が直列に接続され
たシフトレジスタからなるものであり、かつ、前記スイ
ッチは隣り合う一方のスイッチがオン状態であれば他方
のスイッチがオフ状態となり、一方のスイッチがオフ状
態であれば他方のスイッチがオン状態となるようにし
て、前記複数のデータ保持回路がシフトレジスタとして
動作することを特徴とする。

【００２０】また好ましくは前記シフトレジスタの出力
は、ラッチ回路を介して前記シフトレジスタの入力にフ
ィードバックされることを特徴とする。このようにして
複数の行アドレスデータを循環して使用することができ
る。

【００２１】また好ましくは前記入力部及び出力部のス
イッチは、連続した複数回の行アドレス入力サイクルを
生成する外部入力信号、またはこれに依存する信号によ
り制御され、この外部入力信号は前記半導体記憶装置に
設けられた外部信号入力端子から入力されることを特徴
とする。

【００２２】さらに好ましくは連続した複数回の行アド
レス入力サイクルで取り込まれた複数の行アドレスデー
タは、その取り込まれた順にメモリセルアレイ上に指定
された複数のメモリセルブロックに、それぞれ割り付け
られることを特徴とする。

【００２３】また、前記複数の行アドレスデータを蓄積
するデータ蓄積回路は、前記複数の行アドレスデータ
が、アドレス回路の出力部から前記データ蓄積回路を構
成する複数のラッチ回路にそれぞれ並列に入力されたこ
とを特徴とする。

【００２４】また前記複数の行アドレスデータの数ｎ_A
は、メモリセルアレイ上に指定された複数のメモリセル
ブロック数ｎ_B より小さくすることもできる。このとき
前記ｎ_A 個の行アドレスデータは、前記データ蓄積回路
を構成する複数の直列接続されたデータ保持回路の初段
からｎ_A 段までに蓄積され、前記直列接続されたデータ
保持回路は、ｎ_A 段の出力をラッチ回路を介して初段に
転送するフィードバック回路を具備することを特徴とす
る。

【００２５】また好ましくは前記複数のデータ保持回路
は、前記アドレス回路と前記複数のデータ保持回路との
間にそれぞれスイッチを有し、このスイッチはカウンタ
ーの出力信号により制御され、かつ、前記カウンターの
入力信号は、前記複数回の行アドレス入力サイクルを生
成する外部入力信号、またはこれに依存する信号である
ことを特徴とする。

【００２６】本発明の半導体記憶装置は、入力部にそれ
ぞれ切り替え回路を備え、連続してｎ_A 個の行アドレス
データが書き込まれるｎ_B 段のデータ保持回路が直列に
接続された第１のシフトレジスタを有し、前記行アドレ
スデータの数ｎ_A は、データ保持回路の数ｎ_B より小で
あり、ｎ_A 個の行アドレスデータは、第１のシフトレジ
スタの初段のデータ保持回路から、それぞれ隣接するｎ
_A 段までのデータ保持回路に保持され、第１のシフトレ
ジスタは、ラッチ回路を介して初段のデータ保持回路の
出力が後段のデータ保持回路の入力部における各切り替
え回路に転送されるフィードバック回路を備えたもので
あって、かつ、入力部に前記切り替え回路を含まない前
記ｎ_B 段のデータ保持回路が直列に接続された第２のシ
フトレジスタを有し、第１のシフトレジスタに含まれる
各切り替え回路は、第２のシフトレジスタの各段の出力
により制御されるものであって、前記第２のシフトレジ
スタを初期化する初期化回路をさらに備え、第２のシフ
トレジスタの初期化された状態を、連続してｎ_A 個の行
アドレスデータを書き込む外部信号、またはこれに依存
する信号を用いて転送することにより、第１のシフトレ
ジスタにｎ_A 個の行アドレスデータを書き込み、前記第
２のシフトレジスタの初期化された状態を、行アドレス
データの読み出し信号で転送することにより、行アドレ
スデータの書き込み順に行アドレスデータを前記第１の
レジスタから読み出し、かつ、前記第１のシフトレジス
タの初段に保持された行アドレスデータが、ラッチ回路
を介して前記第１のシフトレジスタのｎ_A 段目のデータ
保持回路に入力されることを特徴とする。

【００２７】好ましくは行アドレスの入力部に設けた第
１のスイッチを、第１のシフトレジスタへの行アドレス
書き込み信号で制御し、ラッチ回路の出力部に設けた第
２のスイッチを、第１のシフトレジスタに書き込まれた
行アドレスデータの読み出し信号で制御することによ
り、行アドレスの入力部から入力されたｎ_A 個の行アド
レスデータを第１のシフトレジスタに入力する入力線
と、第１のシフトレジスタの初段のアドレスデータを後
段に転送するフィードバツク線とを共通にしたことを特
徴とする。

【００２８】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。本発明の第１の実施の形態
に係る半導体記憶装置の動作モードと、アドレス回路の
動作を図１乃至図５を用いて説明する。

【００２９】図１は本発明の半導体装置の動作モードを
示すタイミング波形図である。図１に示すように、本発
明のモードインサイクルにおいて、／ＲＡＳが“Ｈ”Ｍ
ＲＡＬが“Ｌ”の状態で行アドレスデータＲ1 〜Ｒk を
連続して複数のラッチ回路からなるシフトレジスタに取
り込む。ここに添字ｋは後に説明するメモリセルアレイ
上に指定されたメモリセルブロックの数である。ＡＤＤ
はアドレスの略称である。ＭＲＡＬ（Multi Row Adress
Latch）は、発明者により始めて命名された本発明の中
心をなす信号であって、行アドレスの切り替わりがＭＲ
ＡＬで読み取られる。

【００３０】このように、行アドレスデータをチップ内
部に取り込むサイクルをｋ回連続して行い、その各サイ
クルで取り込まれた行アドレスデータを複数のラッチ回
路に蓄積し、その後列アドレスデータを取り込むサイク
ルを行なう。

【００３１】チップ内部に取り込まれたｋ個の行アドレ
スデータは、取り込んだ順に対応するＷＬを活性化する
ようにし、行アドレスの切り替えは外部入力端子と／Ｒ
ＡＳとの組み合わせにより行なう。すなわち／ＲＡＳを
“Ｌ”、ＭＲＡＬを“Ｌ”として、始めに取り込んだ行
アドレスＲ１を選択し、読み出しまたは書き込みを行
う。行アドレスの切り替え順序は、行アドレスの入力順
に切り替えられる。行アドレスデータの連続した取り込
みはＢ1 を用いて行う。

【００３２】その後／ＣＡＳの立ち下がりで列アドレス
データＣ1 を取り込み、ＤOUT よりメモリセルアレイの
Ｒ1 ／Ｃ1 に書き込まれたデータが読み出される。本発
明のモードサイクルでは、先に説明したＦＰＭと同様
に、活性化されているＷＬに接続されたセルを列アドレ
スデータのみを変更して次々に読み出すので、列アドレ
スデータの取り込みサイクルがＣj まで繰り返される。
ここにｊはメモリセルアレイの列の数である。

【００３３】従来Ｒ1 ／Ｃj までの読み出しを終了し、
行アドレスデータＲ2 により次のＷＬを活性化するため
には、／ＲＡＳを立ち上げてチップ内部を初期化した
後、／ＲＡＳを立ち下げて行アドレスデータＲ2 を取り
込む動作が必要であった。

【００３４】しかし、本発明のモードサイクルにおいて
Ｒ1 ／Ｃj までの読み出しを終了し、次の行アドレスＲ
2 に切り替えるには、先に複数のラッチ回路からなるシ
フトレジスタに取り込まれた複数の行アドレスデータか
ら単に次の行アドレスＲ2 をシフトして取り出せばよ
い。したがって従来のＦＰＭ動作のようにチップ内部の
初期化等に要する時間を短縮することができる。本発明
の半導体記憶装置のアドレスモードにおける動作サイク
ルの短縮分が、図１の細い矢印により概念的に示されて
いる。

【００３５】このようにしてｋブロックの行とｊ列まで
のメモリセルに書き込まれたＲk ／Ｃj までの書き込み
データをすべて読み出すことができる。以上読み出しの
場合を例として本発明の動作モードにおけるアドレス回
路の動作を説明したが、書き込みの場合も同様であるこ
とはいうまでもない。

【００３６】次に図２に示すブロック図を用いて、本発
明のアドレス回路の動作を具体的に説明する。行アドレ
スがｎビットの２進数であり、各行アドレスにより指定
されるメモリセルアレイのブロック数がｋ個であって、
ｎ及びｋがそれぞれ４ビットと４個の場合を例として説
明する。すなわちｎに０〜３までの数、ｋに０〜３まで
の数を便宜的に与えて本発明の動作モードを説明する。

【００３７】パッド１０〜１３から４ビットの行アドレ
ス入力データＡINn （ｎ＝０〜３）が入力される。この
ＡINn は、ＲＡＳ系の制御信号Ａが“Ｈ”であれば外部
入力信号入力回路２０〜２３を介してＲＡｎ（ｎ＝０〜
３）として出力される。次にこれらの出力ＲＡｎは、図
１のＢ1 をシフト用の制御信号とする４つのシフトレジ
スタ３００〜３０３、３１０〜３１３、３２０〜３２
３、３３０〜３３３に入力される。

【００３８】これらのシフトレジスタはそれぞれ４段の
直列接続されたデータ保持回路からなり、シフト用の制
御信号Ｂ1 により、メモリセルアレイに含まれる各ブロ
ックを指定する４個の行アドレスデータが順に格納され
る。

【００３９】このようにして、図１のモードインサイク
ルにおいて、全ての行アドレスが前記シフトレジスタに
格納された後、図１の行アドレスの切り替えにおいてＢ
1 を“Ｌ”とすれば、最初にシフトレジスタに送られた
行アドレスデータＲＡn がデータラッチ５０〜５３を介
して行アドレス出力ＡｎＲ（ｎ＝０〜３）として出力さ
れる。

【００４０】一方前記シフトレジスタから出力した行ア
ドレスデータＲＲＡn （ｎ＝０〜３）は、ラッチ回路４
０〜４３を介してシフトレジスタの初段にフィードバッ
クされ、ＲＡＳ系の信号Ａが“Ｌ”であれば再びシフト
レジスタに入力され、先にモードインサイクルで取り込
まれた４個の行アドレスが繰り返し行アドレス出力とし
て取り出される。

【００４１】このように一定の順序で繰り返し行アドレ
スを繰り返し循環させる用途としては、例えばアニメー
ション等において、同一の背景画面を流し続けるような
場合に特に有用である。

【００４２】また前記データラッチ回路５０〜５３は図
１のＲＡＳ系の信号Ｂ2 、Ｂ3 、Ｂ4 と、半導体記憶装
置のセルフリフレッシュ系の信号Ｃsrにより制御され、
セルフリフレッシュ時には、行アドレス出力ＡｎＲに替
えて、セルフリフレッシュ時の内部アドレスＳＲＡn
（ｎ＝０〜３）が出力される。

【００４３】次に図３に示す回路図を用いて、前記外部
入力信号入力回路２０〜２３と、前記データラッチ回路
５０〜５３の動作をさらに具体的に説明する。図３
（ａ）に外部入力信号入力回路２０〜２３の回路図を示
す。Ａが“Ｈ”すなわち図２のインバータＩ1 を経た／
Ａ（Ａの反転信号Ａバーを／Ａと呼ぶ）が“Ｌ”であれ
ば、ｐチャネルトランジスタＱ1 がオンとなり、ＡINn
を入力するＱ2 、Ｑ3 からなる相補型インバータが電源
に接続され、また／Ａが次段のｎチャネルトランジスタ
Ｑ5 のゲートに入力されることにより、インバータＩ2
とｐチャネルトランジスタＱ4 からなる次段のデータ保
持回路が活性化されて、外部入力信号入力回路に入力し
たＡINn はＲＡn （ｎ＝０〜３）として出力される。

【００４４】図３（ｂ）に前記データラッチ回路５０〜
５３の回路図を示す。データラッチ回路の入力に、シフ
トレジスタを介して出力された出力信号ＲＲＡn （ｎ＝
０〜３）が入力される。ＲＡＳ系の制御信号Ｂ2 、Ｂ3
、Ｂ4 が入力されることにより、前記データラッチ回
路が活性化して差動型のデータラッチ回路から出力Ａn
とその反転出力ＢＡn が出力される。

【００４５】この出力Ａn はセルフリフレッシュ系の信
号Ｃsrで制御されたスイッチ回路を介して外部にＡｎＲ
として出力される。Ｃsrが高レベルとなれば、出力はＡ
ｎＲの代りにセルフリフレッシュ時の内部アドレスＳＲ
Ａn （ｎ＝０〜３）が出力される。

【００４６】次に図４を用いて本発明の第１の実施の形
態に係るシフトレジスタについて説明する。図４に示す
ように本シフトレジスタの主要部は、入力部にそれぞれ
スイッチＳ3 〜Ｓ10を備えたラッチ回路Ｌ1 〜Ｌ8 が、
直列に接続されたものからなっている。すなわち、図の
点線の囲みで示すように、前記入力部にスイッチを備え
た２個のラッチ回路を１段として、４段のデータ保持回
路３００〜３０３が直列に接続された回路から構成され
る。

【００４７】なお初段のデータ保持回路３００は、入力
部にインバータＩ5 とスイッチＳ11、Ｓ12からなる切替
え回路を備え、終段のデータ保持回路３０３はインバー
タＩ7 とラッチＬ9 からなるラッチ回路４０を備えてい
る。前記データ保持回路３００の入力部に、ＲＡＳ系の
信号Ａと行アドレスデータＲＡn （ｎ＝０）と図１の下
部に示すＢ1 と前記ラッチ回路４０からフィードバック
されたアドレスデータとが入力される。以下ＲＡn （ｎ
＝０）をＲＡ0 と書く。出力ＲＲＡ0 はＬ8 から取り出
される。

【００４８】モードインサイクルにおいて、ＲＡＳ系の
信号Ａが“Ｈ”であればＳ11がオンとなり、行アドレス
データＲＡ0 がＳ3 に接続される。Ｂ1 が“Ｌ”となれ
ばＳ3 オン、Ｓ4 オフとなりＲＡ0 はラッチＬ1 に保持
される。Ｂ1 が“Ｈ”に復帰すればＳ3 オフ、Ｓ4 オ
ン、Ｓ5 オフとなり、Ｌ1 に保持されたデータがＬ2 に
転送される。

【００４９】同様にして図１の示すＢ1 の４回の
“Ｌ”、“Ｈ”の繰り返しにより、４サイクルの行アド
レスデータが図４の４段のデータ保持回路に蓄積され、
最初に入力した行アドレスデータがＲＲＡ0 として、図
４のシフトレジスタから出力される。このとき切替え回
路のスイッチＳ12はＡが“Ｈ”であるためオフとなり、
ラッチ回路４０の出力が初段のデータ保持回路３００に
フイードバックされることはない。

【００５０】次に行アドレス切替えにおいてＲＡＳ系の
信号Ａを“Ｌ”とし、Ｓ11オフ、Ｓ12オンとして最初の
行アドレスデータをラッチ回路４０とＳ12を介してＳ3
にフイードバックし、Ｂ1 を“Ｌ”とすれば、Ｓ3 、Ｓ
5 、Ｓ7 、Ｓ9 がオン、Ｓ4、Ｓ6 、Ｓ8 、Ｓ10がオフ
となって、最初の行アドレスデータがＬ1 に保持され次
のアドレスデータがＬ7 にシフトされる。

【００５１】次にＢ1 を“Ｈ”に復帰すれば、Ｓ3 、Ｓ
5 、Ｓ7 、Ｓ9 がオフ、Ｓ4 、Ｓ6、Ｓ8 、Ｓ10がオン
となって、最初の行アドレスデータがＬ2 に、次の行ア
ドレスデータがＬ8 にシフトし、ＲＲＡ0 から出力され
る。すなわち本発明においては、単にデータを１個分シ
フトすれば行アドレスの切替えが完了する。

【００５２】またＡを“Ｌ”としてＢ1 による行アドレ
スの切替えを続ければ、先にモードインサイクルで取り
込まれた４サイクルのアドレスデータがシフトレジスタ
を循環して、次々にＲＲＡ0 から取り出すことができ
る。

【００５３】次に図５を用いてメモリセルアレイのブロ
ック構成（４ブロック品の例）について説明する。Ｓ／
Ａはセンスアンプ、ＷＬはワード線、各センスアンプに
つながる線はカラム線である。メモリセルアレイがブロ
ック０からブロックｋまで、ブロックごとに指定された
状態が示されている。各ブロックは、ある行アドレスに
よって選ばれたＷＬと接点を有するセンスアンプに接続
された、全てのＷＬによって活性化され得るセルアレイ
が１ブロックとして定義される。

【００５４】このようにして、従来必要であった行アド
レスデータを取り込むためのチップ内部の初期化時間を
短縮し、データの読み出し・書き込みの速度を高速化す
ることができた。

【００５５】本発明の効果として、４ＭＤＲＡＭ（×
１）を例として従来のＦＰＭモードと、本発明の第１の
実施の形態に係る動作モードとの、モード・インにおけ
るサイクル数の違いを具体的に示せば、従来のＦＰＭモ
ードではモード・イン・サイクル数が４０９６回であっ
たのに対し、本発明のモード・イン・サイクルでは２５
６回に過ぎなかった。

【００５６】このように、本発明の第１の実施の形態に
係るアドレスモードを用いれば、読み出し・書き込みに
要する時間を大幅に短縮し、半導体記憶装置の高速化を
容易に達成できることがわかった。

【００５７】図６を用いて上記時間短縮の効果をさらに
具体的に説明する。図６の上段は従来の動作モードを、
下段は本発明の動作モードを示す。本発明の動作モード
において、１個の行アドレスを増加したことによる時間
の増加分が矢印Ａで、同様に１個の行アドレスを増加し
たことによる従来の動作モードからの時間の短縮分が矢
印Ｂで示されている。

【００５８】すなわち、本発明の動作モードによれば、
行アドレスが１個増加するごとにＢ−Ａの時間短縮が達
成される。ｎ個（ｎは１以上の自然数）の行アドレスが
増加すれば従来の動作モードからの時間短縮分がｎ×
（Ｂ−Ａ）となることはいうまでもない。このように本
発明の動作モードを用いれば、半導体記憶装置の行数が
増えるほど読み出し・書き込みの動作速度を向上する効
果がある。

【００５９】また図６に示すように、例えばアドレスＲ
1 で選択されたブロック０を活性化して読み出し又は書
き込みを行い、次のアドレスＲk で選択されたブロック
ｋを活性化して読み出し・書き込みを行うと共に、先に
選択されたブロック０をプリチャージすれば、前記プリ
チャージに余分の時間を要することなく高速の読み出し
・書き込み動作を行うことができる特徴がある。

【００６０】次に図７乃至図９に基づき本発明の第２の
実施の形態について説明する。図６は、本発明の第２の
実施の形態に係るアドレス回路のブロック構成を示す図
である。

【００６１】行アドレス入力ＡIN0 が、パッド１０に入
力される。モードインサイクルにおける４サイクルのＭ
ＲＡＬ信号をカウンター回路５００に入力し、このカウ
ンター回路の出力Ａ、Ｂ、Ｃを外部入力信号入力回路２
０の制御信号として、パッド１０から入力される４サイ
クルのアドレス入力ＡIN0 が外部入力信号入力回路２０
を介してデータ保持回路３００-0〜３００-3に順に並列
に入力され保持される。なお前記保持回路３００-0〜３
００-3はシフトレジスタを構成し、その出力から入力へ
のフイードバック回路を備えている。

【００６２】カウンター５００から取り出される出力
Ａ、Ｂ、Ｃのタイミング波形を図８に示す。また外部入
力信号入力回路２０の機能が、論理記号により図９にさ
らに具体的に示されている。

【００６３】図９に示すように、カウンター回路５００
の出力Ａ、Ｂ、Ｃによる外部入力信号入力回路２０の制
御はＮＡＮＤゲートＧ1 〜Ｇ4 と、インバータＩ7 〜Ｉ
10と、スイッチＳ13〜Ｓ16により行われる。図８の（１
０）においてＡ、Ｂ、Ｃを全て“Ｌ”とすることによ
り、Ｇ1 〜Ｇ4 の出力は全て“Ｈ”となり、スイッチＳ
13〜Ｓ16を全てオフとしてシフトレジスタを構成するデ
ータ保持回路３００-0〜３００-3をリセットする。

【００６４】（１）の時点ではＡ、Ｂ、Ｃが全て“Ｈ”
となることにより、Ｇ1 とＩ7 とを介してＳ13がオン、
同様にＳ14〜Ｓ16がオフとなり、第１サイクルのＡIN0
が３００-0に保持される。

【００６５】次に（２）の時点において、Ａ：“Ｈ”、
Ｂ：“Ｌ”、Ｃ：“Ｈ”となることによりＳ14のみがオ
ンとなり第２サイクルのＡIN0 が３００-1に保持され
る。同様にして（３）、（４）の時点で第３、第４サイ
クルのＡIN0 が３００-2、３００-3に保持される。以後
の行アドレス切替えは、シフトレジスタのシフト動作を
後段から前段に向けて行うこと、フィードバツクを初段
から終段に対して行うことを除いては、前記第１の実施
の形態と同様である。

【００６６】本第２の実施の形態のアドレス回路は、行
アドレスデータをシフトレジスタの外部からスィッチＳ
13〜Ｓ16を介して並列に入力する点が、第１の実施の形
態と大きく異なっている。このように、はじめに取り込
んだ行アドレスが、最初のデータ保持回路３００-0に保
存され、シフトレジスタの出力を最初のデータ保持回路
３００-0側から取り出すようにすれば、ブロック数に満
たない数の行アドレスを入力する場合であっても、同様
に行アドレスの切替えに用いることができる。

【００６７】次に図１０乃至図１２に基づき第３の実施
の形態について説明する。図１０に示す回路の主要部
は、外部入力信号入力回路２０の出力ＲＡ0 をデータ保
持回路３０１〜３０４からなる第１のシフトレジスタに
順に入力するための切り替え回路ＳＷ1 と、このＳＷ1
を制御するための第２のシフトレジスタ６００〜６０３
と、第２のシフトレジスタ６００〜６０３を初期化する
ための回路７００から構成される。回路８００は前記第
２のシフトレジスタ６００〜６０３をシフト動作するた
めの／ＲＡＳとＭＲＡＬに依存する信号を発生する回路
である。

【００６８】初期状態において、第２のシフトレジスタ
６００〜６０３の出力ＳＲｍＯＮ（ｍ＝０〜３）は
“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”となるように設定す
る。／ＲＡＳ：“Ｈ”、ＭＲＡＬ：“Ｌ”にすれば、モ
ードインサイクルの第１サイクルで取り込まれたＲＡ0
はＳＷ1 を介してデータ保持回路３０１に転送される。

【００６９】ＭＲＡＬを“Ｈ”に復帰した後、再度ＭＲ
ＡＬ：“Ｌ”とし、第２サイクルのＲＡ0 を取り込む。
このときＭＲＡＬを“Ｈ”復帰後“Ｌ”としたことによ
り、第２のシフトレジスタ６００〜６０３の出力ＳＲｍ
ＯＮ（ｍ＝０〜３）は“Ｌ”、“Ｈ”、“Ｌ”、“Ｌ”
に変化し、ＲＡ0 はデータ保持回路３０２に転送され
る。このようにして、第４サイクルまでの行アドレスデ
ータを第１のシフトレジスタ３０１〜３０４に書き込む
ことができる。

【００７０】次に／ＲＡＳ：“Ｌ”にすれば、ＳＲｍＯ
Ｎ（ｍ＝０〜３）は第４サイクルの状態“Ｌ”、
“Ｌ”、“Ｌ”、“Ｈ”を保っているので、３０１に保
持された行アドレスデータをラッチ回路４０を介して３
０４にフイードバックすることができ（図１１の説明参
照）、また第１のシフトレジスタに書き込まれた行アド
レスデータを順にシフトして読みだすことができる。

【００７１】このようにすれば本発明のモードインサイ
クルにおいて引き続き外部入力信号入力回路２０に入力
する行アドレスＲＡ0k_c のサイクル数 k_c がブロック数
ｋよりも小さい場合、すなわちブロック数に満たない数
の行アドレスを入力する場合であっても、同様に行アド
レスの切替えを行うことができる。

【００７２】このときあらかじめ段数がブロック数ｋに
等しい第１、第２のシフトレジスタを有する図１０の回
路を用意しておけば、外部からの制御信号の変更のみ
で、ブロック数に満たない任意の数の行アドレスを入力
する場合に対応することができ、アドレス回路の適用範
囲を拡大することができる。

【００７３】次に図１１を用いて、本第３の実施の形態
のアドレス回路に用いられた切り替え回路ＳＷ1 につい
て説明する。モードインサイクルにおいて、連続して４
個の行アドレスデータを第１のシフトレジスタに書き込
むためには、／ＲＡＳ：“Ｈ”として、ＭＲＡＬ：
“Ｌ”を４サイクル動作させる。

【００７４】図１０において、／ＲＡＳ：“Ｈ”、ＭＲ
ＡＬ：“Ｌ”であれば書き込みに用いるＷＤＣ：“Ｈ”
読み出しまたは転送読み出しに用いるＲＤＣ：Ｌとな
る。次に図１１において、前述のようにデータ保持回路
への書き込みは、ＳＲｍＯＮ：“Ｈ”にして行われる。
したがって書き込みに際してＷＤＣ：“Ｈ”であれば、
Ｓ19オンとなり、外部入力信号入力回路からの行アドレ
スデータＲＡ0 が次段のデータ保持回路に書き込まれ
る。

【００７５】次に図１の行アドレス切り替えに際して、
／ＲＡＳ：“Ｌ”、ＭＲＡＬ：“Ｌ”となるため、図１
０においてＲＤＣ：“Ｈ”、ＷＤＣ：“Ｌ”となり、も
し、着目するデータ保持回路が最終段のものでなけれ
ば、ＳＲｍＯＮ：“Ｌ”であるから図１１より、Ｓ17オ
ンとなりシフト動作、すなわち読み出しが行われる。

【００７６】もし、着目するデータ保持回路が最終段で
あれば、ＳＲｍＯＮ：“Ｈ”であるから図１０より、Ｓ
18オンとなり、ラッチ回路４０からのフィードバックが
行われる。

【００７７】次に図１２を用いて本発明の第３の実施の
形態に係る第２のシフトレジスタの構成と、その初期化
回路の動作を説明する。図１２（ａ）に第２のシフトレ
ジスタ６００〜６０３の回路構成を示す。前記第２のシ
フトレジスタはＳＲＲに正のパルスが入力すればＳ23オ
ンとなり、第２のシフトレジスタを構成する各データ保
持回路に初期状態を付与する“Ｈ”または“Ｌ”の電圧
が与えられる。このようにして前述した第２のシフトレ
ジスタの初期状態“Ｈ”、“Ｌ”、“Ｌ”、“Ｌ”が設
定される。

【００７８】前記パルスが終了しＳＲＲが“Ｌ”に復帰
すればＳ23オフとなり、第２のシフトレジスタの前段の
出力が後段に転送され、スイッチＳ20、Ｓ21…の両端に
図１２（ｃ）の回路８００を介して／ＲＡＳとＭＲＡＬ
に依存する信号が加えられることにより前記初期状態が
後段に転送され、前述したように４サイクルのモードイ
ンサイクル終了時点で“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”
を保つようになる。

【００７９】図１２（ｂ）に初期化回路７００の論理図
が示されている。／ＲＡＳの立上がりにおいて、ＮＡＮ
ＤゲートＧ9 の一方の入力が“Ｈ”レベルに達しても、
同時にインバータＩ19に入力された信号は、３段のイン
バータＩ19、Ｉ20、Ｉ21による遅延時間を経過した後、
ＮＡＮＤゲートＧ9 の他方の入力として立下がるので、
その間Ｇ9 の入力は共に“Ｈ”、“Ｈ”となり、したが
ってＳＲＲに正のパルスが発生し、これを図１１（ａ）
のシフトレジスタの初期化に用いることができる。ＰＷ
0Nは電源投入時にのみ“Ｈ”のパルスを出力する信号で
あり、この信号は電源投入時と終了時に６００〜６０３
を初期化するために用いられる。

【００８０】次に図１３、図１４に基づき本発明の第４
の実施の形態について説明する。図１３に示す回路は対
応する図１０に比べて、外部入力信号入力回路２０の出
力ＲＡ0 に書き込み時にＷＤＣによりオンするスイッチ
Ｓ24と、ラッチ４０を介して第１のシフトレジスタ３０
１〜３０４の初段３０１の出力を後段にフィードバック
する回路に設けたスイッチＳ25とを有する点が異なる。

【００８１】スイッチＳ25はシフトレジスタ３０１〜３
０４に書き込まれたアドレスデータＲＡ01〜ＲＡ04の読
み出し時にＲＤＣによりオンとなり、前記アドレスデー
タを順に後段の各データ保持回路にフィードバックす
る。図１３に示す回路は前記フィードバックに用いる線
と、書き込み時にアドレスデータＲＡ01〜ＲＡ04を各デ
ータ保持回路に転送する線とを共通にしたことに特徴が
ある。

【００８２】これらの変更により、図１３の第１のシフ
トレジスタに含まれる切り替え回路ＳＷ2 の動作は図１
０の切り替え回路ＳＷ1 と異なっている。その他の回路
動作は図１０と同様であるため説明を省略する。ＳＷ2
の動作は次の通りである。

【００８３】図１３において／ＲＡＳ：“Ｈ”、ＭＲＡ
Ｌ：“Ｌ”であれば書き込みに用いるＷＤＣ：“Ｈ”、
読み出しまたは転送読み出しに用いるＲＤＣ：Ｌとな
る。次に図１４において、前述のようにデータ保持回路
への書き込みは、ＳＲｍＯＮ：“Ｈ”にして行われの
で、書き込みに際しＷＤＣ：“Ｈ”であれば、Ｓ29オン
となり、外部入力信号入力回路からの行アドレスデータ
ＲＡ0 が次段のデータ保持回路に書き込まれる。

【００８４】次に行アドレス切り替えに際して、／ＲＡ
Ｓ：“Ｌ”、ＭＲＡＬ：“Ｌ”となるため、図１３にお
いてＲＤＣ：“Ｈ”、ＷＤＣ：“Ｌ”となり、もし、着
目するデータ保持回路が最終段のものでなければ、ＳＲ
ｍＯＮ：“Ｌ”であるから図１４より、Ｓ27オンとなり
シフト動作、すなわち読み出しが行われる。

【００８５】もし、着目するデータ保持回路が最終段で
あれば、ＳＲｍＯＮ：“Ｈ”であるから図１４より、Ｓ
28オンとなり、ラッチ回路４０からのフィードバック読
み出しが行われる。なお本発明は上記の実施の形態に限
定されることはない。その他本発明の要旨を逸脱しない
範囲で、種々変形して実施することができる。

【００８６】

【発明の効果】上述したように、従来ＦＰＭ動作により
メモリセルアレイの読み出しと書き込みを行う際、行ア
ドレスの変更のため／ＲＡＳを立ち上げてチップ内部を
初期化した後、再び／ＲＡＳを立ち下げて行アドレスデ
ータを取り込む必要があり、初期化動作が繰り返されて
データ転送の速度が遅くなるという問題があったが、本
発明ではモードインサイクルにおいて複数の行アドレス
データを連続してシフトレジスタに取り込み、行アドレ
ス切り替え時に行アドレスデータをシフトレジスタから
入力した順に取り出し、これとカラムアドレスデータと
を組み合わせることにより、前記初期化動作の繰り返し
時間が省略され、半導体記憶装置の読み出し・書き込み
速度を大幅に向上することが可能になる。

【００８７】ー般に半導体記憶装置においては、記憶容
量が増加するほど行アドレスの数が増加し、また半導体
記憶装置の大規模化が進められる傾向にあるので、本発
明の重要度は今後ますます増加することが予想される。

【図面の簡単な説明】

【図１】本発明のアドレス回路の動作モードを示すタイ
ミング波形図。

【図２】本発明の第１の実施の形態に係る行アドレス回
路の構成を示す図。

【図３】行アドレス回路の細部を示す図であって、
（ａ）は外部入力信号入力回路の回路図。（ｂ）はデー
タラッチの回路図。

【図４】本発明の第１の実施の形態に係るシフトレジス
タの回路図。

【図５】本発明におけるメモリセルアレイのブロックの
定義を示す図。

【図６】本発明の動作モードによる時間短縮幅を示す
図。

【図７】本発明の第２の実施の形態に係る行アドレス回
路の構成を示す図。

【図８】本発明の第２の実施の形態に係るカウンター回
路の出力波形を示す図。

【図９】本発明の第２の実施の形態に係る行アドレス回
路の構成を示す図。

【図１０】本発明の第３の実施の形態に係る行アドレス
回路の構成を示す図。

【図１１】本発明の第３の実施の形態に係る切り替え回
路の詳細を示す図。

【図１２】本発明の第３の実施の形態に係る行アドレス
回路の構成を示す図であって、（ａ）は第２のシフトレ
ジスタの構成を示す図。（ｂ）は初期化回路の構成を示
す図。（ｃ）は／ＲＡＳとＭＲＡＬに依存する信号の発
生回路の図。

【図１３】本発明の第４の実施の形態に係る行アドレス
回路の構成を示す図。

【図１４】本発明の第４の実施の形態に係る切り替え回
路の詳細を示す図。

【図１５】従来のアドレス回路の動作モードを示すタイ
ミング波形図。

【図１６】従来のアドレス回路の構成を示す図。

【図１７】従来の行アドレス回路の細部を示す図であっ
て、（ａ）は外部入力信号入力回路の回路図。（ｂ）は
データラッチの回路図。

【符号の説明】

１０〜１３…行アドレス入力パッド２０〜２３…外部入力信号入力回路４０〜４３…ラッチ５０〜５３…データラッチ３００〜３０３…シフトレジスタ３００-0〜３００-3…シフトレジスタ３１０〜３１３…シフトレジスタ３２０〜３２３…シフトレジスタ３３０〜３３３…シフトレジスタ５００…カウンター回路６００〜６０３…第２のシフトレジスタ７００…初期化回路８００…／ＲＡＳとＭＲＡＬに依存する信号発生回路／ＲＡＳ…行アドレスストローブ／ＣＡＳ…列アドレスストローブＡＤＤ…アドレスＲ1 、Ｒ2 、Ｒ3 、Ｒk …行アドレスＣ1 、Ｃ2 、Ｃj …列アドレスＭＲＡＬ…マロチロウアドレスラツチＤOUT …データアウトＡ、／Ａ…ＲＡＳ系の信号Ｂ1 〜Ｂ4 …ＭＲＡＬ系の信号ＡINn …行アドレス入力データＲＡ0 、ＲＡn …外部入力信号入力回路の出力ＲＲＡn …シフトレジスタの出力Ｃsr…セルフリフレッシュ信号ＳＲＡ0 〜ＳＲＡ3 …セルフリフレッシュ時の内部アド
レスＡｎＲ…行アドレス出力データＱ1 〜Ｑ18…トランジスタＣ1 〜Ｃ4 …キャパシタＡn 、ＢＡn …データラッチの中間出力Ｉ1 〜Ｉ30…インバータＳ1 〜Ｓ29…スイッチＬ1 〜Ｌ11…ラッチＳ／Ａ…センスアンプＷＬ…ワード線Ｇ1 〜Ｇ13…ＮＡＮＤゲートＲＤＣ…読み出し信号ＷＤＣ…書き込み信号ＳＲｎＯＮ…第２のシフトレジスタの出力ＳＲＲ…初期化回路の出力ＳＷ1 、ＳＷ2 …切り替え回路ＦＰＭ…ファーストページモードＤ1 〜Ｄ4 …ＲＡＳ系の信号

Claims

【特許請求の範囲】

【請求項１】アドレスマルチプレックスモードで動作
するアドレス回路を備えた半導体記憶装置であって、前記アドレス回路は、連続した複数の行アドレス入力サ
イクルにおいて取り込まれた複数の行アドレスデータを
蓄積するデータ蓄積回路と、前記複数の行アドレスデータを前記データ蓄積回路に蓄
積した後、引き続き列アドレス入力サイクルにおいて列
アドレスデータを取り込む回路とを具備することを特徴
とする半導体記憶装置。
【請求項２】前記データ蓄積回路は、前記複数の行ア
ドレスデータをそれぞれ格納する複数のラッチ回路を備
えたことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記複数のラッチ回路は、各ラッチ回路
の入力部にそれぞれスィッチを有するものであって、そ
れぞれ入力部にスイッチを有する直列に接続された２個
のラッチ回路を１段のデータ保持回路として、複数段の
前記データ保持回路が直列に接続されたものであり、か
つ、前記スイッチは隣り合う一方のスイッチがオン状態
であれば他方のスイッチがオフ状態となり、一方のスイ
ッチがオフ状態であれば他方のスイッチがオン状態とな
るようにして、前記複数段のデータ保持回路をシフトレ
ジスタとして動作させることを特徴とする請求項１記載
の半導体記憶装置。
【請求項４】前記シフトレジスタの出力を、ラッチ回
路を介して前記シフトレジスタの入力に転送するフィー
ドバック回路を備えたことを特徴とする請求項３記載の
半導体記憶装置。
【請求項５】前記入力部及び出力部のスイッチは、前
記連続した複数回の行アドレス入力サイクルを生成する
外部入力信号、またはこれに依存する信号により制御さ
れたことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】前記外部入力信号は、前記半導体記憶装
置に設けられた外部信号入力端子から入力されたことを
特徴とする請求項５記載の半導体記憶装置。
【請求項７】前記複数の行アドレスデータの１つによ
り選択されたメモリセルブロックを活性化すると共に、
前記メモリセルブロックが選択される前に他の行アドレ
スデータにより選択されたメモリセルブロックがプリチ
ャージされることを特徴とする請求項１記載の半導体記
憶装置。
【請求項８】前記連続した複数回の行アドレス入力サ
イクルで取り込まれた前記複数の行アドレスデータは、
その取り込まれた順にメモリセルアレイ上に指定された
複数のメモリセルブロックにそれぞれ割り付けられたこ
とを特徴とする請求項１記載の半導体記憶装置。
【請求項９】前記複数の行アドレスデータを蓄積する
データ蓄積回路は、前記複数の行アドレスデータが、ア
ドレスの入力部から前記データ蓄積回路を構成する複数
のデータ保持回路にそれぞれ並列に入力されたことを特
徴とする請求項１記載の半導体記憶装置。
【請求項１０】前記複数の行アドレスデータの数ｎ_A
は、メモリセルアレイ上に指定された複数のメモリセル
ブロック数ｎ_B より小さいことを特徴とする請求項９記
載の半導体記憶装置。
【請求項１１】前記ｎ_A 個の行アドレスデータは、前
記データ蓄積回路を構成する複数の直列接続されたデー
タ保持回路回路の初段からｎ_A 段までに蓄積され、前記直列接続されたデータ保持回路は、前記ｎ_A 段の出
力をラッチ回路を介して初段に転送するフィードバック
回路を有することを特徴とする請求項１０記載の半導体
記憶装置。
【請求項１２】前記複数のデータ保持回路は、行アド
レスの入力部と前記複数のデータ保持回路との間に、そ
れぞれスイッチを有することを特徴とする請求項９記載
の半導体記憶装置。
【請求項１３】前記スイッチは、カウンターの出力信
号により制御されたことを特徴とする請求項１２記載の
半導体記憶装置。
【請求項１４】前記カウンターの入力信号は、前記複
数回の行アドレス入力サイクルを生成する外部信号、ま
たはこれに依存する信号であることを特徴とする請求項
１３記載の半導体記憶装置。
【請求項１５】入力部にそれぞれ切り替え回路を備
え、連続してｎ_A 個の行アドレスデータが書き込まれる
ｎ_B 段のデータ保持回路が直列に接続された第１のシフ
トレジスタを有し、前記行アドレスデータの数ｎ_A は、データ保持回路の段
数ｎ_B より小であり、前記ｎ_A 個の行アドレスデータは、前記第１のシフトレ
ジスタの初段のデータ保持回路から、互いに隣接するｎ
_A 段までのデータ保持回路に保持され、前記第１のシフトレジスタは、ラッチ回路を介して初段
のデータ保持回路の出力が、後段のデータ保持回路の入
力部における各切り替え回路に転送されるフィードバッ
ク回路を備えたものであって、かつ、入力部に前記切り替え回路を含まない前記ｎ_B 段
のデータ保持回路が直列に接続された第２のシフトレジ
スタを有し、前記第１のシフトレジスタに含まれる各切り替え回路
は、前記第２のシフトレジスタの各段の出力により制御
されるものであって、前記第２のシフトレジスタを初期化する初期化回路をさ
らに備え、前記第２のシフトレジスタの初期化された状態を、前記
連続してｎ_A 個の行アドレスデータを書き込む外部信
号、またはこれに依存する信号を用いて転送することに
より前記第１のシフトレジスタにｎ_A 個の行アドレスデ
ータを書き込み、前記第２のシフトレジスタの初期化された状態を、行ア
ドレスデータの読み出し信号で転送することにより、行
アドレスデータの書き込み順に前記行アドレスデータを
前記第１のレジスタから読み出し、かつ、前記第１のシフトレジスタの初段に保持された行
アドレスデータが、ラッチ回路を介して前記第１のシフ
トレジスタのｎ_A 段目におけるデータ保持回路にフィー
ドバックされたことを特徴とする半導体記憶装置。
【請求項１６】行アドレスの入力部に設けた第１のス
イッチを前記第１のシフトレジスタへの行アドレス書き
込み信号で制御し、前記ラッチ回路の出力部に設けた第
２のスイッチを前記第１のシフトレジスタに書き込まれ
た行アドレスデータの読み出し信号で制御することによ
り、前記行アドレスの入力部から入力されたｎ_A 個の行
アドレスデータを前記第１のシフトレジスタに入力する
入力線と、前記第１のシフトレジスタの初段のアドレス
データを後段に転送するフィードバック線とを共通にし
たことを特徴とする請求項１５記載の半導体記憶装置。