JPS61237287A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61237287A JPS61237287A JP60078810A JP7881085A JPS61237287A JP S61237287 A JPS61237287 A JP S61237287A JP 60078810 A JP60078810 A JP 60078810A JP 7881085 A JP7881085 A JP 7881085A JP S61237287 A JPS61237287 A JP S61237287A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はシリアルアクセス機能を有する半導体記憶装置
の順次読み出しおよび書き込み制御回路に関するもので
ある。
の順次読み出しおよび書き込み制御回路に関するもので
ある。
第７図は従来の半導体記憶装置における順次読み出しお
よび書き込みのための制御回路を示す図であり、図にお
いて、ＲＧはデータレジスタ、ＩＯはデータ線、１〜４
はデータレジスタＲＧとデータ線ＩＯ間に配設された転
送ゲート、ＳＲＯは出力信号０ＵＴＩ〜０ＵＴ４を出力
するシフトレジスタ、ＣＬはシフトレジスタ制御信号を
伝送するための制御信号線、５はアドレス入力信号ＡＯ
、Ａ１を入力し出力信号ＳＰＩ〜ＳＰ４を出力するアド
レスデコーダである。
よび書き込みのための制御回路を示す図であり、図にお
いて、ＲＧはデータレジスタ、ＩＯはデータ線、１〜４
はデータレジスタＲＧとデータ線ＩＯ間に配設された転
送ゲート、ＳＲＯは出力信号０ＵＴＩ〜０ＵＴ４を出力
するシフトレジスタ、ＣＬはシフトレジスタ制御信号を
伝送するための制御信号線、５はアドレス入力信号ＡＯ
、Ａ１を入力し出力信号ＳＰＩ〜ＳＰ４を出力するアド
レスデコーダである。
第７図に示されているシフトレジスタＳＲＯの回路構成
例を第８図に示す。第８図において、Ｑ１〜Ｑ８はＭＯ
Ｓ）ランジスタ（以下単に「トランジスタ」という）、
Ｎ１およびＮ２は入力信号ａが入力される入力ノードお
よび出力信号すが出力される出力ノード、ＮＸはＭＯＳ
）ランジスタＱ３．Ｑ４間のノード、Ｎ２ａは出力信号
すのフィードバックのために出力ノードＮ２と接続され
たノード、Ｎ３はフィードバックのために次段のノード
ＮＸと接続されたノード、Ｔ１〜Ｔ５はシフトレジスタ
制御信号φ１またはφ２が入力される入力端子である。
例を第８図に示す。第８図において、Ｑ１〜Ｑ８はＭＯ
Ｓ）ランジスタ（以下単に「トランジスタ」という）、
Ｎ１およびＮ２は入力信号ａが入力される入力ノードお
よび出力信号すが出力される出力ノード、ＮＸはＭＯＳ
）ランジスタＱ３．Ｑ４間のノード、Ｎ２ａは出力信号
すのフィードバックのために出力ノードＮ２と接続され
たノード、Ｎ３はフィードバックのために次段のノード
ＮＸと接続されたノード、Ｔ１〜Ｔ５はシフトレジスタ
制御信号φ１またはφ２が入力される入力端子である。
トランジスタＱ１はドレインが入力、ノードＮｌ、ゲー
トが入力端子Ｔ１、トランジスタＱ２はドレインがトラ
ンジスタＱ】のソース、ゲートがノードＮ２ａ、ソース
がアース、トランジスタＱ３はドレインが入力端子Ｔ２
．ゲートがトランジスタＱ１のソース、トランジスタＱ
４はドレインがトランジスタＱ３のソース、ゲートが入
力端子Ｔ４． ソースがアース、トランジスタＱ５はド
レインがトランジスタＱ３のソース、ゲートが入力端子
Ｔ２、トランジスタＱ６はドレインがトランジスタＱ５
のソース、ゲートがノードＮ３． ソースがアース、
トランジスタＱ７はドレインが入力端子Ｔ３．ゲートが
トランジスタＱ５のソース、ソースが出力ノードＮ２、
トランジスタＱ８はドレインが出力ノードＮ２．ゲート
が入力端子Ｔ５．ソースがアースに、それぞれ、接続さ
れている。
トが入力端子Ｔ１、トランジスタＱ２はドレインがトラ
ンジスタＱ】のソース、ゲートがノードＮ２ａ、ソース
がアース、トランジスタＱ３はドレインが入力端子Ｔ２
．ゲートがトランジスタＱ１のソース、トランジスタＱ
４はドレインがトランジスタＱ３のソース、ゲートが入
力端子Ｔ４． ソースがアース、トランジスタＱ５はド
レインがトランジスタＱ３のソース、ゲートが入力端子
Ｔ２、トランジスタＱ６はドレインがトランジスタＱ５
のソース、ゲートがノードＮ３． ソースがアース、
トランジスタＱ７はドレインが入力端子Ｔ３．ゲートが
トランジスタＱ５のソース、ソースが出力ノードＮ２、
トランジスタＱ８はドレインが出力ノードＮ２．ゲート
が入力端子Ｔ５．ソースがアースに、それぞれ、接続さ
れている。
次に第８図に示されたシフトレジスタＳＲＯの動作につ
いて第９図を用いて説明する。まずシフトレジスタＳＲ
Ｏの入力ノードＮ１に入力された入力信号ａは、入力端
子Ｔ１に入力されたシフトレジスタ制御信号（以下単に
「制御信号」という）φ２により、トランジスタＱ１を
通して取り込まれる。このときトランジスタＱ３のゲー
ト電位が上昇し、続いて制御信号φ１が入力端子Ｔ２に
入力されると、トランジスタＱ３は導通状態になるため
、トランジスタＱ３のソース電位が上昇し、トランジス
タＱ５を通してトランジスタＱ７のゲート電位が上昇為
る。次に制御信号φ２が入力端子Ｔ３に入力されると、
トランジスタＱ７が導通状態にあるため、出力ノードＮ
２の電位が上昇する。
いて第９図を用いて説明する。まずシフトレジスタＳＲ
Ｏの入力ノードＮ１に入力された入力信号ａは、入力端
子Ｔ１に入力されたシフトレジスタ制御信号（以下単に
「制御信号」という）φ２により、トランジスタＱ１を
通して取り込まれる。このときトランジスタＱ３のゲー
ト電位が上昇し、続いて制御信号φ１が入力端子Ｔ２に
入力されると、トランジスタＱ３は導通状態になるため
、トランジスタＱ３のソース電位が上昇し、トランジス
タＱ５を通してトランジスタＱ７のゲート電位が上昇為
る。次に制御信号φ２が入力端子Ｔ３に入力されると、
トランジスタＱ７が導通状態にあるため、出力ノードＮ
２の電位が上昇する。
次に第７図の読み出しおよび書き込み制御回路の動作に
ついて第１０図を用いて説明する。アドレス入力信号Ａ
Ｏ，Ａｔによって第１０図（ａｌに示す出力信号ＳＰＩ
がアドレスデコーダ５から出力されたとすると、第１０
図（Ｃ１に示す制御信号φ２によってＳＲＯに取り込ま
れ、上述したように、第１θ図（ｂｌに示す制御信号φ
１による動作の後、次の制御信号φ２に同期して第１０
図ｆｄｌに示す出力信号０ＵＴＩが出力される。出力信
号ＳＰＩは上記説明における入力ノードＮ１の入力信号
ａに対応し、出力信号０ＵＴＩは出力ノードＮ２の出力
信号すに対応する。この出力信号すは次段の入力となり
、次の制御信号φ２に同期して第１０図（ｅｌに示す出
力信号０ＵＴ２が出力される。このように制御信号φ２
に同期して出力信号０ＵＴＩ。
ついて第１０図を用いて説明する。アドレス入力信号Ａ
Ｏ，Ａｔによって第１０図（ａｌに示す出力信号ＳＰＩ
がアドレスデコーダ５から出力されたとすると、第１０
図（Ｃ１に示す制御信号φ２によってＳＲＯに取り込ま
れ、上述したように、第１θ図（ｂｌに示す制御信号φ
１による動作の後、次の制御信号φ２に同期して第１０
図ｆｄｌに示す出力信号０ＵＴＩが出力される。出力信
号ＳＰＩは上記説明における入力ノードＮ１の入力信号
ａに対応し、出力信号０ＵＴＩは出力ノードＮ２の出力
信号すに対応する。この出力信号すは次段の入力となり
、次の制御信号φ２に同期して第１０図（ｅｌに示す出
力信号０ＵＴ２が出力される。このように制御信号φ２
に同期して出力信号０ＵＴＩ。
０ＵＴ２および第１０図（ｆ）、 （ｇｌｌ来示０ＵＴ
３゜０ＵＴ４が次々に出力され、データ線■０とデータ
レジスタＲＧＯ間の転送ゲート１〜４が順次導通状態に
なり、順次読み出しおよび書き込みが行われる。また、
アドレス入力信号ＡＯ，Ａｌが２番目のデータレジスタ
からの読み出しを指定する場合には、出力信号ＳＰ２が
出力され、上記説明におけると同様に制御信号φ２に同
期して出力信号０ＵＴ２．０ＵＴ３．０ＵＴ４が順次出
力される。
３゜０ＵＴ４が次々に出力され、データ線■０とデータ
レジスタＲＧＯ間の転送ゲート１〜４が順次導通状態に
なり、順次読み出しおよび書き込みが行われる。また、
アドレス入力信号ＡＯ，Ａｌが２番目のデータレジスタ
からの読み出しを指定する場合には、出力信号ＳＰ２が
出力され、上記説明におけると同様に制御信号φ２に同
期して出力信号０ＵＴ２．０ＵＴ３．０ＵＴ４が順次出
力される。
従来の半導体記憶装置は以上のように構成されているの
で、１つの出力から次の出力までに２つの制御信号が必
要であり、高速動作が困難であるという問題点があった
。
で、１つの出力から次の出力までに２つの制御信号が必
要であり、高速動作が困難であるという問題点があった
。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、高速動作が可能な半導体記憶装
置を提供することにある。
の目的とするところは、高速動作が可能な半導体記憶装
置を提供することにある。
本発明は、複数個のデータレジスタと、少なくとも１つ
のデータ線と、順次データを読み出し又は順次データを
書き込むための転送ゲートと、この転送ゲートを制御す
る複数個のシフトレジスタとを設けるようにしたもので
ある。
のデータ線と、順次データを読み出し又は順次データを
書き込むための転送ゲートと、この転送ゲートを制御す
る複数個のシフトレジスタとを設けるようにしたもので
ある。
本発明においては、順次読み出しおよび書き込み制御回
路は、アドレス入力によって制？Ｉ信号の発生順序が異
なるため、動作タイミングの異なったシフトレジスタを
用いることができる。
路は、アドレス入力によって制？Ｉ信号の発生順序が異
なるため、動作タイミングの異なったシフトレジスタを
用いることができる。
以下本発明に係わる半導体記憶装置の一実施例を第１図
〜第６図を用いて詳細に説明する。第１図において、Ｓ
ＲＩは出力信号０ＵＴＩ、０ＵＴ３を出力する第１のシ
フトレジスタ、ＳＲ２は出力信号０ＵＴ２，０ＵＴ４を
出力する第２のシフトレジスタである。第１図において
第７図と同一部分又は相当部分には同一符号が付しであ
る。
〜第６図を用いて詳細に説明する。第１図において、Ｓ
ＲＩは出力信号０ＵＴＩ、０ＵＴ３を出力する第１のシ
フトレジスタ、ＳＲ２は出力信号０ＵＴ２，０ＵＴ４を
出力する第２のシフトレジスタである。第１図において
第７図と同一部分又は相当部分には同一符号が付しであ
る。
第２図はシフトレジスタＳＲ１の一実施例で、図におい
て、Ｔ６．Ｔ７．Ｔ８は制御信号φ２゜φ１．φ２が入
力される入力端子、Ｑ９〜Ｑ１２はＭＯＳ）ランジスタ
（以下単に「トランジスタ」という）、Ｒ４は入力ノー
ド、Ｒ５は出力ノード、Ｒ６は次段の出力ノードである
。ノードＮ６は、第１図に示すようにＳＲＩとＳＲ２が
交互に接続されている場合には、次段のＳＲ２の出力と
なる。
て、Ｔ６．Ｔ７．Ｔ８は制御信号φ２゜φ１．φ２が入
力される入力端子、Ｑ９〜Ｑ１２はＭＯＳ）ランジスタ
（以下単に「トランジスタ」という）、Ｒ４は入力ノー
ド、Ｒ５は出力ノード、Ｒ６は次段の出力ノードである
。ノードＮ６は、第１図に示すようにＳＲＩとＳＲ２が
交互に接続されている場合には、次段のＳＲ２の出力と
なる。
第２図において、トランジスタＱ９はドレインが入力ノ
ードＮ４．ゲートが入力端子Ｔ６、トランジスタＱＩＯ
はドレインがトランジスタＱ９のソース、ゲートがノー
ドＮ６． ソースがアース、トランジスタＱｌｌはドレ
インが入力端子Ｔ７．ゲートがトランジスタＱ９のソー
ス、ソースが出力ノードＮ５、トランジスタＱ１２はド
レインが出力ノードＮ５．ゲートが入力端子Ｔ８．ソー
スがアースに、それぞれ、接続されている。
ードＮ４．ゲートが入力端子Ｔ６、トランジスタＱＩＯ
はドレインがトランジスタＱ９のソース、ゲートがノー
ドＮ６． ソースがアース、トランジスタＱｌｌはドレ
インが入力端子Ｔ７．ゲートがトランジスタＱ９のソー
ス、ソースが出力ノードＮ５、トランジスタＱ１２はド
レインが出力ノードＮ５．ゲートが入力端子Ｔ８．ソー
スがアースに、それぞれ、接続されている。
第４図はシフトレジスタＳＲ２の一実施例で、図におい
て、Ｔ９． ＴＩ Ｏ，Ｔｌ １は制御信号φ１、φ２
．φ１が入力される入力端子、Ｑ１３〜Ｑ１６はＭＯＳ
）ランジスタ（以下単に「トランジスタ」という）、Ｒ
７は入力ノード、Ｒ８は出力ノード、Ｒ９は次段の出力
ノードである。ノードＮ９は、第１図に示すようにＳＲ
２とＳＲＩが交互に接続されている場合には、次段のＳ
ＲＩの出力となる。第４図において、トランジスタＱ１
３はドレインが入力ノードＮ７．ゲートが入力端子Ｔ９
、トランジスタＱ１４はドレインがトランジスタＱ１３
のソース、ゲートがノードＮ９． ソースがアース、ト
ランジスタＱ１５はドレインが入力端子Ｔ１０．ゲート
がトランジスタＱ１３のソース、ソースが出力ノードＮ
８、トランジスタＱ１６はドレインが出力ノードＮ８．
ゲートが入力端子Ｔ１１．ソースがアースに、それぞれ
、接続されている。
て、Ｔ９． ＴＩ Ｏ，Ｔｌ １は制御信号φ１、φ２
．φ１が入力される入力端子、Ｑ１３〜Ｑ１６はＭＯＳ
）ランジスタ（以下単に「トランジスタ」という）、Ｒ
７は入力ノード、Ｒ８は出力ノード、Ｒ９は次段の出力
ノードである。ノードＮ９は、第１図に示すようにＳＲ
２とＳＲＩが交互に接続されている場合には、次段のＳ
ＲＩの出力となる。第４図において、トランジスタＱ１
３はドレインが入力ノードＮ７．ゲートが入力端子Ｔ９
、トランジスタＱ１４はドレインがトランジスタＱ１３
のソース、ゲートがノードＮ９． ソースがアース、ト
ランジスタＱ１５はドレインが入力端子Ｔ１０．ゲート
がトランジスタＱ１３のソース、ソースが出力ノードＮ
８、トランジスタＱ１６はドレインが出力ノードＮ８．
ゲートが入力端子Ｔ１１．ソースがアースに、それぞれ
、接続されている。
次に第２図に示されたシフトレジスタＳＲＩの動作につ
いて第３図を用いて説明する。入力端子Ｔ６に入力され
た第３図（Ｃ）に示す制御信号φ２によって、第３図（
ａ）に示す入力信号ＣがシフトレジスタＳＲＩの入力ノ
ードＮ４よりトランジスタＱ９を通して取り込まれる。
いて第３図を用いて説明する。入力端子Ｔ６に入力され
た第３図（Ｃ）に示す制御信号φ２によって、第３図（
ａ）に示す入力信号ＣがシフトレジスタＳＲＩの入力ノ
ードＮ４よりトランジスタＱ９を通して取り込まれる。
このときトランジスタＱｌｌのゲート電位が上昇し、続
いて第３図（ｂｌに示す制御信号φ１が入力端子Ｔ７に
入力されると、トランジスタＱｌｌは導通状態にあるた
め、出力ノードＮ５の電位が上昇して第３図（ｄｌに示
す出力信号ｄを出力する。
いて第３図（ｂｌに示す制御信号φ１が入力端子Ｔ７に
入力されると、トランジスタＱｌｌは導通状態にあるた
め、出力ノードＮ５の電位が上昇して第３図（ｄｌに示
す出力信号ｄを出力する。
第４図に示されたシフトレジスタＳＲ２の動作について
もシフトレジスタＳＲＩの場合と同様で、入力端子Ｔ９
に入力された第５図（ｂｌに示す制御信号φ１によって
、第５図（ａｌに示す入力信号ｅがシフトレジスタＳＲ
２の入力ノードＮ７よりトランジスタＱ１３を通して取
り込まれる。このときトランジスタＱ１５のゲート電位
が上昇し、続いて第５図（Ｃ）に示す制ｍｉ号φ２が入
力端子ＴＩＯに入力されると、トランジスタＱ１５は導
通状態にあるため、出力ノードＮ５の電位が上昇して第
５図（ｄ）に示す出力信号ｆを出力する。
もシフトレジスタＳＲＩの場合と同様で、入力端子Ｔ９
に入力された第５図（ｂｌに示す制御信号φ１によって
、第５図（ａｌに示す入力信号ｅがシフトレジスタＳＲ
２の入力ノードＮ７よりトランジスタＱ１３を通して取
り込まれる。このときトランジスタＱ１５のゲート電位
が上昇し、続いて第５図（Ｃ）に示す制ｍｉ号φ２が入
力端子ＴＩＯに入力されると、トランジスタＱ１５は導
通状態にあるため、出力ノードＮ５の電位が上昇して第
５図（ｄ）に示す出力信号ｆを出力する。
次に第１図に示す回路の動作について第６図を用いて説
明する。アドレス入力信号ＡＯ，Ａｌにより、出力信号
としての読み出し開始位置の指定信号ＳＰＩ〜ＳＰ４の
いずれかが出力されるが、まずＳＰＩが出力された場合
について説明する。
明する。アドレス入力信号ＡＯ，Ａｌにより、出力信号
としての読み出し開始位置の指定信号ＳＰＩ〜ＳＰ４の
いずれかが出力されるが、まずＳＰＩが出力された場合
について説明する。
第６図（ａｌに示す出力信号ＳＰＩはシフトレジスタＳ
ＲＩの入力信号であるから、上述したように、第６図（
Ｃ１に示す制御信号φ２により内部に取り込まれ、第６
図（ｂ）に示す制御信号φ１により第６図（ｄ）に示す
出力信号０ＵＴＩが出力される。この出力信号０ＵＴＩ
は次段のシフトレジスタ５Ｒ２０入力として取り込まれ
、次の制御信号φ２により第６図（ｅ）に示す出力信号
０ＵＴ２が出力される。
ＲＩの入力信号であるから、上述したように、第６図（
Ｃ１に示す制御信号φ２により内部に取り込まれ、第６
図（ｂ）に示す制御信号φ１により第６図（ｄ）に示す
出力信号０ＵＴＩが出力される。この出力信号０ＵＴＩ
は次段のシフトレジスタ５Ｒ２０入力として取り込まれ
、次の制御信号φ２により第６図（ｅ）に示す出力信号
０ＵＴ２が出力される。
同様にして、次の制御信号φ１により第６図（ｆ）に示
す出力信号０ＵＴ３、次の制御信号φ２により第６図（
蜀に示す出力信号ＯＵ’ｌ：’４が出力される。
す出力信号０ＵＴ３、次の制御信号φ２により第６図（
蜀に示す出力信号ＯＵ’ｌ：’４が出力される。
次にアドレス入力信号ＡＯ，Ａｌにより、出力信号ＳＰ
２が出力された場合を考えると、制御信号φ１によりシ
フトレジスタＳＲ２の内部に取り込まれ、制御信号φ２
により出力信号０ＵＴ２が出力される。この出力信号０
ＵＴ２は次段のＳＲ１の入力として取り込まれ、次の制
御信号φ１により出力信号０ＵＴ３が出力され、次の制
御信号φ２により出力信号０ＵＴ４が出力される。
２が出力された場合を考えると、制御信号φ１によりシ
フトレジスタＳＲ２の内部に取り込まれ、制御信号φ２
により出力信号０ＵＴ２が出力される。この出力信号０
ＵＴ２は次段のＳＲ１の入力として取り込まれ、次の制
御信号φ１により出力信号０ＵＴ３が出力され、次の制
御信号φ２により出力信号０ＵＴ４が出力される。
従って、アドレス入力信号ＡＯ，Ａｔによりアドレスデ
コーダ５がＳＰＩまたはＳＲ３を出力する場合は制御信
号をφ２から発生し、アドレス入力信号ＡＯ，ＡＩによ
りアドレスデコーダ５がＳＲ２またはＳＲ４を出力する
場合は制御信号をφ１から発生するように構成すれば、
高速な出力が得られることがわかる。
コーダ５がＳＰＩまたはＳＲ３を出力する場合は制御信
号をφ２から発生し、アドレス入力信号ＡＯ，ＡＩによ
りアドレスデコーダ５がＳＲ２またはＳＲ４を出力する
場合は制御信号をφ１から発生するように構成すれば、
高速な出力が得られることがわかる。
なお上記実施例では、データ線ＴＯが１本の場合につい
て示したが、データ線ＩＯは２本以上あってもよく、ま
たシフトレジスタの接続段数も何段でもよい。
て示したが、データ線ＩＯは２本以上あってもよく、ま
たシフトレジスタの接続段数も何段でもよい。
以上説明したように本発明は、複数個のデータレジスタ
と、少なくとも１つのデータ線と、順次データを読み出
し又は順次データを書き込むための転送ゲートと、この
転送ゲートを制御する複数個のシフトレジスタとを設け
ることにより、制御信号の発生順序をアドレス入力によ
って異なるように構成したので、高速な出力が得られ、
また、シフトレジスタの素子数も少なくできるという効
果がある。
と、少なくとも１つのデータ線と、順次データを読み出
し又は順次データを書き込むための転送ゲートと、この
転送ゲートを制御する複数個のシフトレジスタとを設け
ることにより、制御信号の発生順序をアドレス入力によ
って異なるように構成したので、高速な出力が得られ、
また、シフトレジスタの素子数も少なくできるという効
果がある。
第１図は本発明に係わる半導体記憶装置の一実施例を示
す回路図、第２図は第１のシフトレジスタを示す回路図
、第３図はその動作を説明するためのタイムチャート、
第４図は第２のシフトレジスタを示す回路図、第５図は
その動作を説明するためのタイムチャート、第６図は本
発明に係わる半導体記憶装置の一実施例の動作を説明す
るためのタイムチャート、第７図は従来の半導体記憶装
置を示す回路図、第８図はそのシフトレジスタを示す回
路図、第９図はその動作を説明するためのタイムチャー
ト、第１０図は従来の半導体記憶装置の動作を説明する
ためのタイムチャートである。 ＲＧ・・・・データレジスタ、１〜４・・・・転送ゲー
ト、Ｑ９〜Ｑ１６・・・・ＭＯＳ）ランジスタ、ＩＯ・
・・・データ線、ＳＲ１，ＳＲ２・・・・シフトレジス
タ、ＣＬ・・・・制御信号線、５・・・・アドレスデコ
ーダ、Ｔ６〜Ｔｌｌ・・・・入力端子、Ｎ４．Ｎ？・・
・・入力ノード、Ｎ５．Ｎ８ ・ ・ ・ ・出力ノー
ド、Ｎ６．Ｎ９・ ・ ・ ・ノード。
す回路図、第２図は第１のシフトレジスタを示す回路図
、第３図はその動作を説明するためのタイムチャート、
第４図は第２のシフトレジスタを示す回路図、第５図は
その動作を説明するためのタイムチャート、第６図は本
発明に係わる半導体記憶装置の一実施例の動作を説明す
るためのタイムチャート、第７図は従来の半導体記憶装
置を示す回路図、第８図はそのシフトレジスタを示す回
路図、第９図はその動作を説明するためのタイムチャー
ト、第１０図は従来の半導体記憶装置の動作を説明する
ためのタイムチャートである。 ＲＧ・・・・データレジスタ、１〜４・・・・転送ゲー
ト、Ｑ９〜Ｑ１６・・・・ＭＯＳ）ランジスタ、ＩＯ・
・・・データ線、ＳＲ１，ＳＲ２・・・・シフトレジス
タ、ＣＬ・・・・制御信号線、５・・・・アドレスデコ
ーダ、Ｔ６〜Ｔｌｌ・・・・入力端子、Ｎ４．Ｎ？・・
・・入力ノード、Ｎ５．Ｎ８ ・ ・ ・ ・出力ノー
ド、Ｎ６．Ｎ９・ ・ ・ ・ノード。
Claims (2)
- （１）複数個のデータレジスタと、少なくとも１つのデ
ータ線と、前記データレジスタから順次データ線にデー
タを読み出し又はデータ線から前記データレジスタに順
次データを書き込むための転送ゲートと、この転送ゲー
トを制御する直列に接続された複数個のシフトレジスタ
とを備え、このシフトレジスタは２相以上のシフトレジ
スタ制御信号によって動作し、前記シフトレジスタ制御
信号は半導体記憶装置に印加されるアドレスによって発
生順序が異なることを特徴とする半導体記憶装置。 - （２）シフトレジスタは第１および第２のシフトレジス
タ制御信号によって動作する第１および第２のシフトレ
ジスタであり、前記第１および第２のシフトレジスタ制
御信号は半導体記憶装置に印加されるアドレスのうちの
特定のビットが「０」であるか「１」であるかによって
発生順序が異なることを特徴とする特許請求の範囲第１
項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078810A JPS61237287A (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60078810A JPS61237287A (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61237287A true JPS61237287A (ja) | 1986-10-22 |
Family
ID=13672197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60078810A Pending JPS61237287A (ja) | 1985-04-12 | 1985-04-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237287A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4878842A (ja) * | 1972-01-21 | 1973-10-23 | ||
| JPS5067533A (ja) * | 1973-10-11 | 1975-06-06 | ||
| JPS5275943A (en) * | 1975-12-17 | 1977-06-25 | Itt | Dynamic shift register using insulated gate fet transistor |
| JPS5394140A (en) * | 1977-01-28 | 1978-08-17 | Hitachi Ltd | Memory integrated circuit |
| JPS57210495A (en) * | 1981-06-10 | 1982-12-24 | Nec Corp | Block access memory |
-
1985
- 1985-04-12 JP JP60078810A patent/JPS61237287A/ja active Pending
Patent Citations (5)
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