JPS61134034A - 試験回路付集積回路 - Google Patents
試験回路付集積回路Info
- Publication number
- JPS61134034A JPS61134034A JP59256916A JP25691684A JPS61134034A JP S61134034 A JPS61134034 A JP S61134034A JP 59256916 A JP59256916 A JP 59256916A JP 25691684 A JP25691684 A JP 25691684A JP S61134034 A JPS61134034 A JP S61134034A
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- JP
- Japan
- Prior art keywords
- input
- signal
- circuit
- switching
- pin
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この出願は集積回路、特に論理素子間の配線を追加可能
にした集積回路の試験を行う回路に関するものである。
にした集積回路の試験を行う回路に関するものである。
近来、基板上に論理素子が規則的に配列され、これを使
用者側で設計された論理回路に基いて組み合わせ、かつ
接続して所要の機能を持つものに形成して行く集積回路
が用いられるようになった。
用者側で設計された論理回路に基いて組み合わせ、かつ
接続して所要の機能を持つものに形成して行く集積回路
が用いられるようになった。
これらは、＃ｆ４図に示すように、複数間の入力ピン、
複数個の出力ピン、複数個の回路群、及び試験用の切換
回路により構成される。
複数個の出力ピン、複数個の回路群、及び試験用の切換
回路により構成される。
図中、（１）は集積回路、Ｐ１〜Ｐ４は通常時の信号が
入力される入力ピン、Ｐ５ 、Ｐ６ ｔｉ試験用の信号
が入力される入力ピン、Ｐ７は通常時−となり試験時ｒ
ＨＪとなる切換信号が入力される入力ピンＰ１０〜Ｐ１
３は通常時の信号が出力される出力ピン、Ｐ１４〜Ｐ１
７は試験時の信号が出力される出力ピン、（２）は論理
素子により構成された論理回路からなシ入カピンＰ１〜
Ｐ４に接続された回路群Ａ、（３）は入力ピンＰ７０入
力がｔ」のときは回路群Ａ（２）からの入力ピンＰＩ
−Ｐ４の入力を出力し、入力とンＰ７０入力が刊のとき
は入力ピンＰ５、Ｐ６の入力を出力する切換回路、（４
）は入力側が切換回路（３）に接続されて回路群（２）
と同様に構成され、出力側が回路群（５）及び出力ピン
Ｐ１４〜Ｐ１７に接続された回路群Ｂ、ｆｓ）は入力側
が回路群Ｂに接続されて回路群＋ （２）と同様に構され、出力側は出力ピンＰＩＯ〜Ｐ１
３に接続された回路群Ｃである。
入力される入力ピン、Ｐ５ 、Ｐ６ ｔｉ試験用の信号
が入力される入力ピン、Ｐ７は通常時−となり試験時ｒ
ＨＪとなる切換信号が入力される入力ピンＰ１０〜Ｐ１
３は通常時の信号が出力される出力ピン、Ｐ１４〜Ｐ１
７は試験時の信号が出力される出力ピン、（２）は論理
素子により構成された論理回路からなシ入カピンＰ１〜
Ｐ４に接続された回路群Ａ、（３）は入力ピンＰ７０入
力がｔ」のときは回路群Ａ（２）からの入力ピンＰＩ
−Ｐ４の入力を出力し、入力とンＰ７０入力が刊のとき
は入力ピンＰ５、Ｐ６の入力を出力する切換回路、（４
）は入力側が切換回路（３）に接続されて回路群（２）
と同様に構成され、出力側が回路群（５）及び出力ピン
Ｐ１４〜Ｐ１７に接続された回路群Ｂ、ｆｓ）は入力側
が回路群Ｂに接続されて回路群＋ （２）と同様に構され、出力側は出力ピンＰＩＯ〜Ｐ１
３に接続された回路群Ｃである。
従来の集積回路（１）＃ｉ上記のように構成され、通常
時は入力ピンＰ７の切換信号はしになっているので、入
力ピンＰ１〜Ｐ４の信号は回路群Ａ −Ｃ（２） 。
時は入力ピンＰ７の切換信号はしになっているので、入
力ピンＰ１〜Ｐ４の信号は回路群Ａ −Ｃ（２） 。
＋４） 、 （５）を通じて処理され、出力ピンＰＩＯ
〜Ｐ１３から出力される。
〜Ｐ１３から出力される。
試験時には、入力ピンＰ７の切換入力が孔 となり、切
換回路（３）はその入力を切り換えるので、入力ピンＰ
５ 、Ｐｇの試験用の信号は回路群Ｂ（４）を介して出
カビ／Ｐ１４〜Ｐ１７に与えられて出力される。
換回路（３）はその入力を切り換えるので、入力ピンＰ
５ 、Ｐｇの試験用の信号は回路群Ｂ（４）を介して出
カビ／Ｐ１４〜Ｐ１７に与えられて出力される。
この出カビ／Ｐ１４〜Ｐ１７の出力により回路群Ｂ（４
）の状態が試験される。ここで、試験用の信号を回路＃
Ｂ （４）に通じるようにしたのは、回路群Ｂ（４）
が重要な回路であると仮定したものであって、回路群Ａ
、Ｃの試験も行いたいときは、それぞれ切換回路（３）
と同様の切換回路を用いて、それぞれ入力ピンＰ５、Ｐ
６の信号を通じるように構成される。
）の状態が試験される。ここで、試験用の信号を回路＃
Ｂ （４）に通じるようにしたのは、回路群Ｂ（４）
が重要な回路であると仮定したものであって、回路群Ａ
、Ｃの試験も行いたいときは、それぞれ切換回路（３）
と同様の切換回路を用いて、それぞれ入力ピンＰ５、Ｐ
６の信号を通じるように構成される。
このようにして、入力ピンＰ７の切換信号により、通常
時の態様と試験時の態様を切り換えることにより、回路
群Ｂ（４）の試験を外部からの操作で簡単に行うことが
できる。
時の態様と試験時の態様を切り換えることにより、回路
群Ｂ（４）の試験を外部からの操作で簡単に行うことが
できる。
上記のような従来の集積回路では、通常時には使用され
ない試験用の入力ピンＰ５ 、？６、同じく出力ピンＰ
Ｌ４〜Ｐ１７及び切換用の入力ピンＰ７が余分に必要（
第４図では７本）になるという問題点がある。
ない試験用の入力ピンＰ５ 、？６、同じく出力ピンＰ
Ｌ４〜Ｐ１７及び切換用の入力ピンＰ７が余分に必要（
第４図では７本）になるという問題点がある。
この発明は上記問題点を解決するためになされたもので
、通常時使用されるピン以外のピンを必要とせず、試験
用の信号を発生できるようにした試験回路付集積回路を
提供することを目的とするＯ〔問題点を解決するための
手段〕 この発明に係る試験回路付集積回路は、同時に能動にな
らない入力信号が入力される入カビ／に切換信号発生回
路を接続し、上記入力信号が同時に能動になると切換信
号を発するようにしたものである。
、通常時使用されるピン以外のピンを必要とせず、試験
用の信号を発生できるようにした試験回路付集積回路を
提供することを目的とするＯ〔問題点を解決するための
手段〕 この発明に係る試験回路付集積回路は、同時に能動にな
らない入力信号が入力される入カビ／に切換信号発生回
路を接続し、上記入力信号が同時に能動になると切換信
号を発するようにしたものである。
この発明による試験回路付集積回路においては、通常で
は同時に能動となることがない入力信号が外部操作によ
り同時に能動になると切換信号を発し、ここで入力ピン
に試験態様の入力信号が入力されると、出力ピンからの
出力信号を試験態様に切り換える。
は同時に能動となることがない入力信号が外部操作によ
り同時に能動になると切換信号を発し、ここで入力ピン
に試験態様の入力信号が入力されると、出力ピンからの
出力信号を試験態様に切り換える。
第１図〜第３図はこの発明の一実施例を示す図で、Ｐ１
〜Ｐ４、ＰＩＯ〜Ｐ１３、（２） 、 １４） 、 （
５）は従来装置と同様のものである。
〜Ｐ４、ＰＩＯ〜Ｐ１３、（２） 、 １４） 、 （
５）は従来装置と同様のものである。
図中、（ａ） 、 （９） ｒｉ 同時に能動（ｒＬＪ
） ＶＣならない入力信号で、実施例では、（８）は
中央処理装置（マイクログロセツ？）から入力ピンＰ１
に入力される書き込み信号、（９）は同じく入力ピンＰ
２に入力される読み出し信号が用いられている。αｑは
ＡＮＤゲート（入力の小丸印は信号の反転を示す）から
なる切換信号発生回路で、（１０ａ）は切換信号、（ロ
）は切換信号（１（）ａ）がｒＬＪのときは入力ピンＰ
１〜Ｐ４の信号を回路群Ａ（２）へ出力し、切換信号（
１０ａ）が田」のときは入力ピンＰ３、Ｐ４の信号を切
換回路＠へ出力する切換回路、（２）は切換信号αＯａ
）がｒＬＪのときは回路群Ａ（２）からの入力を出力し
、切換信号（１０ａ）が「Ｈ」のときは切換回路（６）
からの入力を出力する切換回路、（２）は切換信号（１
０ａ’）がｔ」のときは回路群Ｃ（６）からの入力を、
切換信号（ＩＱａ）が田」のときは回路群Ｂ（４）から
の入力をそれぞれ出力ピンＰ１０〜Ｐ１３へ出力する切
換回路である。
） ＶＣならない入力信号で、実施例では、（８）は
中央処理装置（マイクログロセツ？）から入力ピンＰ１
に入力される書き込み信号、（９）は同じく入力ピンＰ
２に入力される読み出し信号が用いられている。αｑは
ＡＮＤゲート（入力の小丸印は信号の反転を示す）から
なる切換信号発生回路で、（１０ａ）は切換信号、（ロ
）は切換信号（１（）ａ）がｒＬＪのときは入力ピンＰ
１〜Ｐ４の信号を回路群Ａ（２）へ出力し、切換信号（
１０ａ）が田」のときは入力ピンＰ３、Ｐ４の信号を切
換回路＠へ出力する切換回路、（２）は切換信号αＯａ
）がｒＬＪのときは回路群Ａ（２）からの入力を出力し
、切換信号（１０ａ）が「Ｈ」のときは切換回路（６）
からの入力を出力する切換回路、（２）は切換信号（１
０ａ’）がｔ」のときは回路群Ｃ（６）からの入力を、
切換信号（ＩＱａ）が田」のときは回路群Ｂ（４）から
の入力をそれぞれ出力ピンＰ１０〜Ｐ１３へ出力する切
換回路である。
次に、との実施例の動作を説明する。
通常時、入力ピンＰ１、Ｐ２の入力信号（８） 、 （
９）は同時にｔ」になることはないので、試験信号発生
回路（１０を構成するＭＯゲー） （１昨）の出力であ
る切換信号（ｌｏａ）は「Ｌ」である。したがって、入
力ピンＰ１〜Ｐ４の信号は切換回路（６）、回路群Ａ（
２）、切換回路＠、回路群Ｂ（４）、回路群Ｃ（５）及
び切換回路（２）を通じて処理され、出力ピンＰＩＯ〜
Ｐ１３から出力される。
９）は同時にｔ」になることはないので、試験信号発生
回路（１０を構成するＭＯゲー） （１昨）の出力であ
る切換信号（ｌｏａ）は「Ｌ」である。したがって、入
力ピンＰ１〜Ｐ４の信号は切換回路（６）、回路群Ａ（
２）、切換回路＠、回路群Ｂ（４）、回路群Ｃ（５）及
び切換回路（２）を通じて処理され、出力ピンＰＩＯ〜
Ｐ１３から出力される。
試験時には、入力ピンＰ１、Ｐ２に同時にｒＬＪになる
信号が、手動操作、電子計算機の処理によつて供給され
る。これで、切換信号（１０ａ）は旧」となるので、切
換回路（２）〜（６）はそれぞれ入力を切り換え玉る。
信号が、手動操作、電子計算機の処理によつて供給され
る。これで、切換信号（１０ａ）は旧」となるので、切
換回路（２）〜（６）はそれぞれ入力を切り換え玉る。
このとき、入力ピンＰ３、Ｐ４には試験用の信号が入力
されるので、この信号は切換回路（ロ）。
されるので、この信号は切換回路（ロ）。
（６）回路群Ｂ（４）及び切換回路（至）を通じて出力
ピンＰ１０〜Ｐ１３ Ｋ与えられて出力される。この出
力ピンＰＩＯ〜Ｐ１３の出力により、回路群Ｂ（４）の
状態が試験される。試験用の信号を回路ｎ Ｂ （４）
に通じるようにしたのは、既述したとおりである。
ピンＰ１０〜Ｐ１３ Ｋ与えられて出力される。この出
力ピンＰＩＯ〜Ｐ１３の出力により、回路群Ｂ（４）の
状態が試験される。試験用の信号を回路ｎ Ｂ （４）
に通じるようにしたのは、既述したとおりである。
このようにして、試験用に専用の入力ピン及び出力ピン
は不要となり、通常時に用いられる入カビ／Ｐｉ〜Ｐ４
を用いるだけで、通常時に用いられる出力ピンＰＩＯ〜
Ｐ１３からの出力信号を試験態様に切り換えることがで
きる。
は不要となり、通常時に用いられる入カビ／Ｐｉ〜Ｐ４
を用いるだけで、通常時に用いられる出力ピンＰＩＯ〜
Ｐ１３からの出力信号を試験態様に切り換えることがで
きる。
なお、実施例では、入カビ７ＰＩ 、 Ｐ２への入力信
号は、同時に■」になることのない信号を選び、これを
外部操作で同時にｒＨＪにしたとき、切換信号（１０ａ
）がｒＨＪになるように構成することも容易である。
号は、同時に■」になることのない信号を選び、これを
外部操作で同時にｒＨＪにしたとき、切換信号（１０ａ
）がｒＨＪになるように構成することも容易である。
以上説明したとおりこの発明では、同時に能動にならな
い入力信号が入力される集積回路の入力ピンに、切換信
号発生回路を接続し、外部操作により上記入力信号が同
時に能動になると切換信号を発し、ここで入力ピンに試
験態様の入力信号が入力されると、出力ピンからの出力
信号を試験態様に切り換えるようにしたので、通常時使
用されるピン以外のピンを必要とせず、試験用の信号を
発生させることができる効果がある。
い入力信号が入力される集積回路の入力ピンに、切換信
号発生回路を接続し、外部操作により上記入力信号が同
時に能動になると切換信号を発し、ここで入力ピンに試
験態様の入力信号が入力されると、出力ピンからの出力
信号を試験態様に切り換えるようにしたので、通常時使
用されるピン以外のピンを必要とせず、試験用の信号を
発生させることができる効果がある。
第１図はこの発明による試験回路付集積回路の一実施例
を示すブロック回路図、第２図は第１図の切換信号発生
回路の論理回路図、第３図は第２図の入力信号波形図、
第４図は従来の集積回路を示すブロック回路図である。 １、ａＱは切換信号発生回路、（１０ａ）は切換信号、
（６）〜（至）は切換回路である。 なお、図中同一符号は同一部分を示す。
を示すブロック回路図、第２図は第１図の切換信号発生
回路の論理回路図、第３図は第２図の入力信号波形図、
第４図は従来の集積回路を示すブロック回路図である。 １、ａＱは切換信号発生回路、（１０ａ）は切換信号、
（６）〜（至）は切換回路である。 なお、図中同一符号は同一部分を示す。
Claims (1)
- （１）複数個の入力ピンと複数個の出力ピンの間に複数
個の論理素子が配列され、これらの論理素子間の配線を
追加可能にした集積回路を持ち、切換信号が入力されか
つ上記入力ピンに試験態様の入力信号が入力されると、
上記出力ピンからの出力信号を試験態様に切り換える回
路において、上記入力ピンの内通常時は同時に能動にな
らない入力信号が入力される入力ピンに接続され、外部
操作により上記入力信号が同時に能動になると上記切換
信号を発する切換信号発生回路を備えたことを特徴とす
る試験回路付集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256916A JPS61134034A (ja) | 1984-12-05 | 1984-12-05 | 試験回路付集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59256916A JPS61134034A (ja) | 1984-12-05 | 1984-12-05 | 試験回路付集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61134034A true JPS61134034A (ja) | 1986-06-21 |
Family
ID=17299155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59256916A Pending JPS61134034A (ja) | 1984-12-05 | 1984-12-05 | 試験回路付集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61134034A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258035A (ja) * | 1987-04-15 | 1988-10-25 | Sony Corp | 集積回路 |
| JPH01192161A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| JPH01196158A (ja) * | 1988-01-31 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| WO2009147720A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
| JP2010117299A (ja) * | 2008-11-14 | 2010-05-27 | Oki Semiconductor Co Ltd | デジタル処理回路 |
-
1984
- 1984-12-05 JP JP59256916A patent/JPS61134034A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63258035A (ja) * | 1987-04-15 | 1988-10-25 | Sony Corp | 集積回路 |
| JPH01192161A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 半導体装置 |
| JPH01196158A (ja) * | 1988-01-31 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| WO2009147720A1 (ja) * | 2008-06-02 | 2009-12-10 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
| JPWO2009147720A1 (ja) * | 2008-06-02 | 2011-10-20 | 株式会社アドバンテスト | 半導体ウエハ、半導体回路、試験用基板、および、試験システム |
| US8593166B2 (en) | 2008-06-02 | 2013-11-26 | Advantest Corporation | Semiconductor wafer, semiconductor circuit, substrate for testing and test system |
| JP2010117299A (ja) * | 2008-11-14 | 2010-05-27 | Oki Semiconductor Co Ltd | デジタル処理回路 |
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