JPH01140082A - テスト回路 - Google Patents
テスト回路Info
- Publication number
- JPH01140082A JPH01140082A JP62297981A JP29798187A JPH01140082A JP H01140082 A JPH01140082 A JP H01140082A JP 62297981 A JP62297981 A JP 62297981A JP 29798187 A JP29798187 A JP 29798187A JP H01140082 A JPH01140082 A JP H01140082A
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- circuit part
- shift register
- output terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 39
- 230000002457 bidirectional effect Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、大規模集積回路（ＬＳＩ）等の回路を構成
する各回路部分のテストを行うために回路中に組み込ま
れたテスト回路に関するものである。
する各回路部分のテストを行うために回路中に組み込ま
れたテスト回路に関するものである。
第２図は、各回路部分のテストを行うために回路中に組
み込まれた従来のテスト回路の構成を示す回路図である
。第２図にお−で（１）は入力端子、（２）は出力端子
、（３ａ）〜（３ｆ） ’１１回路部分、（４ａ） 〜
（４ｈ）は回路中に組み込まれたシフトレジスタで。
み込まれた従来のテスト回路の構成を示す回路図である
。第２図にお−で（１）は入力端子、（２）は出力端子
、（３ａ）〜（３ｆ） ’１１回路部分、（４ａ） 〜
（４ｈ）は回路中に組み込まれたシフトレジスタで。
入力端子（１）と出力端子（２）との間に（４ａ）、（
４Ｎ、（４ｃ）。
４Ｎ、（４ｃ）。
（４ｄ）、（４ｅ）、（４ｆ）、（４ｇ）、（４ｈ）の
順に直列に接続されている。
順に直列に接続されている。
次に動作について説明する５回路部分（３ａ）に入力す
るテストパターンをシフトレジスタ（４ａ）に、回路部
分（３ｂ）に入力するテストパターンをシフトレジスタ
（４ｂ）に、回路部分（３ｃ）に入力するテストパター
ンをシフトレジスタ（４ｃ）に、回路部分（３ｄ）に入
力するテストパターンをシフトレジスタ（４ｄ）に、回
路部分（３ｅ）に入力するテストパターンをシフトレジ
スタ（４ｅ）に、回路部分（３ｆ）に入力するテストパ
ターンをシフトレジスタ（４ｆ）に入力できるようＶｃ
１シフトレジスタ群（４ａ）〜（４ｆ）を必要な回数だ
けシフト動作させ、入力端子（１）からテストパターン
を入力する。
るテストパターンをシフトレジスタ（４ａ）に、回路部
分（３ｂ）に入力するテストパターンをシフトレジスタ
（４ｂ）に、回路部分（３ｃ）に入力するテストパター
ンをシフトレジスタ（４ｃ）に、回路部分（３ｄ）に入
力するテストパターンをシフトレジスタ（４ｄ）に、回
路部分（３ｅ）に入力するテストパターンをシフトレジ
スタ（４ｅ）に、回路部分（３ｆ）に入力するテストパ
ターンをシフトレジスタ（４ｆ）に入力できるようＶｃ
１シフトレジスタ群（４ａ）〜（４ｆ）を必要な回数だ
けシフト動作させ、入力端子（１）からテストパターン
を入力する。
次に、各シフトレジスタ（４ａ）〜（ａｆ）Ｋ入力され
たテストパターンをそれぞれ各回路部分（３ａ）〜（３
ｆ）に入力し、各回路部分（３ａ）〜（３ｆ）によ多処
理された結果を、回路部分（３ａ）の結果はシフトレジ
スタ（４ｄ）に、回路部分（３ｂ）の結果はシフトレジ
スタ（４ｃ）に、回路部分（３Ｃ）の結果はシフトレジ
スタ（４ｆ）に、回路部分（３ｄ）の結果はシフトレジ
スタ（４ｅ）に、回路部分（３ｅ）の結果はシフトレジ
スタ（４Ｎに、回路部分（３ｆ）の結果はシフトレジス
タ（４ｇ） Ｋ出力する。続いて、シフトレジスタ群（
４Ｃ）〜（４ｈ）を必要な回数だけシフト動作させると
とＫより各回路部分（３ａ）〜（３ｆ）によ多処理され
た結果を出力端子（２）から出力する。この一連の動作
により得られた各回路部分（３ａ）〜（３ｆ）の処理結
果を検証することにより、各回路部分（３ａ）〜（３ｆ
）をテストすることができる。
たテストパターンをそれぞれ各回路部分（３ａ）〜（３
ｆ）に入力し、各回路部分（３ａ）〜（３ｆ）によ多処
理された結果を、回路部分（３ａ）の結果はシフトレジ
スタ（４ｄ）に、回路部分（３ｂ）の結果はシフトレジ
スタ（４ｃ）に、回路部分（３Ｃ）の結果はシフトレジ
スタ（４ｆ）に、回路部分（３ｄ）の結果はシフトレジ
スタ（４ｅ）に、回路部分（３ｅ）の結果はシフトレジ
スタ（４Ｎに、回路部分（３ｆ）の結果はシフトレジス
タ（４ｇ） Ｋ出力する。続いて、シフトレジスタ群（
４Ｃ）〜（４ｈ）を必要な回数だけシフト動作させると
とＫより各回路部分（３ａ）〜（３ｆ）によ多処理され
た結果を出力端子（２）から出力する。この一連の動作
により得られた各回路部分（３ａ）〜（３ｆ）の処理結
果を検証することにより、各回路部分（３ａ）〜（３ｆ
）をテストすることができる。
従来のテスト回路は以上のようにシフトレジスタが直列
に接続されていたので、入力端子から遠いシフトレジス
タにテストパターンを入力すると余分なシフトレジスタ
を多く介するのでシフト動作の回数が多くな９１７２８
時間が長くなるなどの問題点があった。
に接続されていたので、入力端子から遠いシフトレジス
タにテストパターンを入力すると余分なシフトレジスタ
を多く介するのでシフト動作の回数が多くな９１７２８
時間が長くなるなどの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、テスト時間を短縮できるテスト回路を得るこ
とを目的とする。
たもので、テスト時間を短縮できるテスト回路を得るこ
とを目的とする。
この発明に係るテスト回路は、シフトレジスタとして双
方向シフトレジスタを用−たものである。
方向シフトレジスタを用−たものである。
この発明における双方向シフトレジスタＶ′ｉ、シフト
の方向を逆にすることによシ入力端子を出力端子として
も、出力端子を入力端子としても使用でき、介する余分
なシフトレジスタの数を減らし、シフト動作の回数を減
らすので、テスト時間を短縮できる。
の方向を逆にすることによシ入力端子を出力端子として
も、出力端子を入力端子としても使用でき、介する余分
なシフトレジスタの数を減らし、シフト動作の回数を減
らすので、テスト時間を短縮できる。
以下、この発明の一実施例を図について説明する。＠１
図において、：５）、 （ａ）は入出力端子、（７ａ）
〜（７ｈ）ｔｒｉ回路中に組み込まれた双方向シフトレ
ジスタで入出力端子（５）と入出力端子（６）との間に
（７ａ）＊（７’ｂ）、（７ｃ）、（７ｄ）、（７ｅ）
、（７ｆ）、（７ｇ）、（７ｈ）の１順に直列に接続さ
れている。
図において、：５）、 （ａ）は入出力端子、（７ａ）
〜（７ｈ）ｔｒｉ回路中に組み込まれた双方向シフトレ
ジスタで入出力端子（５）と入出力端子（６）との間に
（７ａ）＊（７’ｂ）、（７ｃ）、（７ｄ）、（７ｅ）
、（７ｆ）、（７ｇ）、（７ｈ）の１順に直列に接続さ
れている。
次に動作について説明する。回路部分（３ｂ）をテスト
する場合を例にして説明する。まず入出力端子（５）を
入力端子として、双方向シフトレジスタ（７ａ）、（７
Ｎを実線矢印の方向へシフト動作させることにより、双
方向シフトレジスタ（７ｂ）に回路部分（３ｂ）のテス
トパターンを入力する。次に双方向シフトレジスタ（７
ｂ）から、回路部分（３ｂ）にテストパターンを入力し
、回路部分（３ｂ）により処理された結果を、双方向シ
フトレジスタ（’７ｃ ）Ｋ出力する。
する場合を例にして説明する。まず入出力端子（５）を
入力端子として、双方向シフトレジスタ（７ａ）、（７
Ｎを実線矢印の方向へシフト動作させることにより、双
方向シフトレジスタ（７ｂ）に回路部分（３ｂ）のテス
トパターンを入力する。次に双方向シフトレジスタ（７
ｂ）から、回路部分（３ｂ）にテストパターンを入力し
、回路部分（３ｂ）により処理された結果を、双方向シ
フトレジスタ（’７ｃ ）Ｋ出力する。
続いて双方向シフトレジスタ（７ａ）〜（７Ｃ）を入力
時とは逆に破線矢印の方向へシフト動作させることによ
り、入出力端子（５）を出力端子として、回路部分（３
ｂ）Ｉｃよる処理結果を出力する。
時とは逆に破線矢印の方向へシフト動作させることによ
り、入出力端子（５）を出力端子として、回路部分（３
ｂ）Ｉｃよる処理結果を出力する。
この一連の動作によシ得られた回路部分（３ｂ）Ｋよる
処理結果を検証することにより、回路部分（３１））を
テストすることができる。他の回路部分をテストする場
合にも、入力用の双方向シフトレジスタへのテストパタ
ーン入力Ｉｌｃは、近い方の入出力端子を入力端子とし
て使用し、少なめシフト回数でテストパターンを入力し
、出力についても同様に近い方の入出力端子を出力端子
として使用する０ なお、上記実施例では、シフト方向を逆にして入力端子
を出力端子としても、また出力端子を入力端子としても
使える場合について説明したが、シフト回数の減少効果
を多少犠牲にすれば、入出力端子を一つにして外部ピン
を減らすこともできる０ 〔発明の効果〕 以上のようく、この発明によれば、双方向シフトレジス
タを使って、近い方の端子より入出力ができるように、
テスト回路を構成したのでテスト時間の短縮がはかれる
効果がある。
処理結果を検証することにより、回路部分（３１））を
テストすることができる。他の回路部分をテストする場
合にも、入力用の双方向シフトレジスタへのテストパタ
ーン入力Ｉｌｃは、近い方の入出力端子を入力端子とし
て使用し、少なめシフト回数でテストパターンを入力し
、出力についても同様に近い方の入出力端子を出力端子
として使用する０ なお、上記実施例では、シフト方向を逆にして入力端子
を出力端子としても、また出力端子を入力端子としても
使える場合について説明したが、シフト回数の減少効果
を多少犠牲にすれば、入出力端子を一つにして外部ピン
を減らすこともできる０ 〔発明の効果〕 以上のようく、この発明によれば、双方向シフトレジス
タを使って、近い方の端子より入出力ができるように、
テスト回路を構成したのでテスト時間の短縮がはかれる
効果がある。
第１図はこの発明の一実施例によるテスト回路を示す回
路図、第２図は従来のテスト回路を示す回路図である。 図において、（３ａ）〜（３ｆ）は回路部分、（５）
、 （６）は入出力端子、（７ａ）〜Ｃ７ｈ）は双方向
シフトレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
路図、第２図は従来のテスト回路を示す回路図である。 図において、（３ａ）〜（３ｆ）は回路部分、（５）
、 （６）は入出力端子、（７ａ）〜Ｃ７ｈ）は双方向
シフトレジスタ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- （１）回路を構成する複数個の回路部分のそれぞれが所
要長のシフトレジスタで挾まれた形に構成され、上記す
べてのシフトレジスタは入力端子と出力端子との間に直
列に接続されてなり、上記入力端子から所望の上記回路
部分に対するテストパターンを当該回路部分を挾む一方
のシフトレジスタに入力し、これにもとずく当該回路部
分のテスト結果を他方のシフトレジスタに得て、上記シ
フトレジスタをシフトさせることによつて当該テスト結
果を上記出力端子から出力できるようにしたテスト回路
において、 上記シフトレジスタに双方向性シフトレジスタを用い、
シフト方向を変更することによつて、入力端子を出力端
子としても、出力端子を入力端子としても使えるように
したことを特徴とするテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297981A JPH01140082A (ja) | 1987-11-26 | 1987-11-26 | テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62297981A JPH01140082A (ja) | 1987-11-26 | 1987-11-26 | テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01140082A true JPH01140082A (ja) | 1989-06-01 |
Family
ID=17853595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62297981A Pending JPH01140082A (ja) | 1987-11-26 | 1987-11-26 | テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01140082A (ja) |
-
1987
- 1987-11-26 JP JP62297981A patent/JPH01140082A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0438322A2 (en) | Linear feedback shift register | |
| US4897837A (en) | Test circuit having selective by pass arrangement for test data | |
| JPH0651028A (ja) | テスト・パターン発生装置 | |
| US4913557A (en) | Intergrated logic circuit having testing function circuit formed integrally therewith | |
| JPH07198799A (ja) | 高速化した試験パターン発生器 | |
| JPH01140082A (ja) | テスト回路 | |
| JP2937326B2 (ja) | 論理回路のテスト容易化回路 | |
| JP2882743B2 (ja) | 半導体集積回路装置 | |
| JPS6193711A (ja) | 遅延回路 | |
| JPS6255955A (ja) | 集積回路 | |
| JPS61213934A (ja) | シフトパス回路 | |
| JPH0312570A (ja) | 半導体集積回路 | |
| JPS63255672A (ja) | 回路ブロツクテスト回路 | |
| JPH04352238A (ja) | 半導体集積回路 | |
| JPH0257990A (ja) | Ｌｓｉテスト回路 | |
| JPH0561713A (ja) | 電子回路ブロツク試験回路 | |
| JPH0679054B2 (ja) | 論理回路 | |
| JPH06123761A (ja) | 大規模集積回路 | |
| JPH01192215A (ja) | 半導体集積論理回路 | |
| JPS62151777A (ja) | アルゴリズミツク・パタ−ン・ジエネレ−シヨン回路 | |
| JPH02206773A (ja) | 半導体集積回路のテスト回路 | |
| JPH0358143A (ja) | Ｌｓｉのスキャンイン／スキャンアウト論理回路 | |
| JPH04159809A (ja) | 論理回路 | |
| JPH0961496A (ja) | 半導体集積回路装置および論理テスト方法 | |
| JPS62239071A (ja) | 半導体集積回路 |