JPH04159809A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPH04159809A JPH04159809A JP2286105A JP28610590A JPH04159809A JP H04159809 A JPH04159809 A JP H04159809A JP 2286105 A JP2286105 A JP 2286105A JP 28610590 A JP28610590 A JP 28610590A JP H04159809 A JPH04159809 A JP H04159809A
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- JP
- Japan
- Prior art keywords
- input
- gate
- input terminal
- logic
- terminal
- Prior art date
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- Granted
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- 238000001514 detection method Methods 0.000 abstract description 4
- 238000003491 array Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 101000685663 Homo sapiens Sodium/nucleoside cotransporter 1 Proteins 0.000 description 1
- 101000821827 Homo sapiens Sodium/nucleoside cotransporter 2 Proteins 0.000 description 1
- 102100023116 Sodium/nucleoside cotransporter 1 Human genes 0.000 description 1
- 102100021541 Sodium/nucleoside cotransporter 2 Human genes 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は論理回路に関し、特にラッチ回路、フリップフ
ロップ回路などのディジタル信号の保持機能を備えた論
理回路に関する。
ロップ回路などのディジタル信号の保持機能を備えた論
理回路に関する。
従来、この種の論理回路は、−例として第３図に示すよ
うに、第１及び第２の入力端をもちこの第１の入力端に
第の入力信号ＩＮＩを入力しこれら第１及び第２の入力
端に対しＮＡＮＤ演算を行い出力する第１のＮＡＮＤゲ
ー）−Ｇｌと、第１及び第２の入力端をもちこの第１の
入力端に第２の入力信号ＩＮ２を入力し第２の入力端に
ＮＡＮＤゲー）−Ｇ １の出力信号を入力し出力端をＮ
ＡＮＤゲートＧ１の第２の入力端と接続しこれら第１及
び第２の入力端に入力される信号に対しＮＡＮＤ演算を
行い出力する第２のＮＡＮＤゲートＧ２とを有し、これ
らＮＡＮＤゲートＧ１．、Ｇ２の出力端から出力信号０
ＵＴＩ、０ＵＴ２を出力するＲ−Ｓラッチ型の順序回路
の構成となっていた。
うに、第１及び第２の入力端をもちこの第１の入力端に
第の入力信号ＩＮＩを入力しこれら第１及び第２の入力
端に対しＮＡＮＤ演算を行い出力する第１のＮＡＮＤゲ
ー）−Ｇｌと、第１及び第２の入力端をもちこの第１の
入力端に第２の入力信号ＩＮ２を入力し第２の入力端に
ＮＡＮＤゲー）−Ｇ １の出力信号を入力し出力端をＮ
ＡＮＤゲートＧ１の第２の入力端と接続しこれら第１及
び第２の入力端に入力される信号に対しＮＡＮＤ演算を
行い出力する第２のＮＡＮＤゲートＧ２とを有し、これ
らＮＡＮＤゲートＧ１．、Ｇ２の出力端から出力信号０
ＵＴＩ、０ＵＴ２を出力するＲ−Ｓラッチ型の順序回路
の構成となっていた。
この論理回路は複数の状態変数を持ち、一対の入力信号
ＩＮＩ、ＩＮ２の組合わせに対し、複数通りの出力の組
合わせが存在する。肱な、入力信号ＩＮＩ、ＩＮ２を入
力する順序により状態変数が変化する。
ＩＮＩ、ＩＮ２の組合わせに対し、複数通りの出力の組
合わせが存在する。肱な、入力信号ＩＮＩ、ＩＮ２を入
力する順序により状態変数が変化する。
上述した従来の論理回路は、複数の状態変数をもち、こ
れら状態変数は入力信号ＩＮＩ、ＩＮ２の入力順により
変化する構成となっているので、この論理回路の論理テ
ストをする際には、単純な回路構成にもかかわらず、多
くの入力テストパターンを必要とするという欠点がある
。
れら状態変数は入力信号ＩＮＩ、ＩＮ２の入力順により
変化する構成となっているので、この論理回路の論理テ
ストをする際には、単純な回路構成にもかかわらず、多
くの入力テストパターンを必要とするという欠点がある
。
また、この論理回路を多数使用して構成されるゲートア
レイやマイクロコンピュータ等の論理テストの際には、
莫大な入力テストパターンを必要とし、高い故障検出率
を得るための入力テストパターンの生成も困難であった
。さらに、大型コンピュータ等を使用して一定の故障検
出率を満たす入力テストパターンの自動発生させる場合
においても、実用的なアルゴリズムを作るのは極めて困
難であるという問題点があった。
レイやマイクロコンピュータ等の論理テストの際には、
莫大な入力テストパターンを必要とし、高い故障検出率
を得るための入力テストパターンの生成も困難であった
。さらに、大型コンピュータ等を使用して一定の故障検
出率を満たす入力テストパターンの自動発生させる場合
においても、実用的なアルゴリズムを作るのは極めて困
難であるという問題点があった。
本発明の目的は、論理テストの際の入力テストパターン
が少なくて済み、ゲートアレイやマイクロコンピュータ
等に多数使用した場合でも、高い故障検出率の入力テス
トパターンの生成、及び入力テストパターンの自動発生
のアルゴリズムの作成が容易となる論理回路を提供する
ことにある。
が少なくて済み、ゲートアレイやマイクロコンピュータ
等に多数使用した場合でも、高い故障検出率の入力テス
トパターンの生成、及び入力テストパターンの自動発生
のアルゴリズムの作成が容易となる論理回路を提供する
ことにある。
本発明の論理回路は、第１及び第２の入力端をもちこの
第１の入力端に第１の入力信号を入力しこれら第１及び
第２の入力端に入力される信号に対し所定の論理演算を
行い出力する第１の論理ゲートと、第１及び第２の入力
端をもちこの第１の入力端に第２の入力信号を入力し第
２の入力端に前記第１の論理ゲートの出力信号を入力し
これら第１及び第２の入力端に入力される信号に対し所
定の論理演算を行い出力する第２の論理ゲートと、入力
端に前記第２の論理ゲートの出力信号を入力し出力端を
前記第１の論理ゲートの第２の入力端に接続しこの出力
端を制御信号のレベルに応じて前記第２の論理ゲートの
出力信号と対応したレベル又は所定の論理レベルとする
制御回路とを有している。
第１の入力端に第１の入力信号を入力しこれら第１及び
第２の入力端に入力される信号に対し所定の論理演算を
行い出力する第１の論理ゲートと、第１及び第２の入力
端をもちこの第１の入力端に第２の入力信号を入力し第
２の入力端に前記第１の論理ゲートの出力信号を入力し
これら第１及び第２の入力端に入力される信号に対し所
定の論理演算を行い出力する第２の論理ゲートと、入力
端に前記第２の論理ゲートの出力信号を入力し出力端を
前記第１の論理ゲートの第２の入力端に接続しこの出力
端を制御信号のレベルに応じて前記第２の論理ゲートの
出力信号と対応したレベル又は所定の論理レベルとする
制御回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例が第３図に示された従来の論理回路と相違す
る点は、第２のＮＡＮＤゲートＧ２の出力端と第１のＮ
ＡＮＤゲートＧｌの第２の入力端との間に、第１及び第
２の入力端を備えこの第１の入力端に第２のＮＡＮＤゲ
ートＧ２の出力信号を入力し第２の入力端に制御信号Ｃ
ＮＴを入力してこれら第１及び第２の入力端に入力され
る信号に対しＯＲ論理演算を行うＯＲゲートＧ３がら成
る制御回路１を設け、制御信号ＣＮＴの低レベルのとき
はＮＡＮＤゲートＧ２の出力信号をＮＡ’ＮＤゲートＧ
１の第２の入力端に供給し、制御信号ＣＮＴが高レベル
のときはＮＡＮＤゲートＧ１の第２の入力端のレベルを
高レベルにするようにした点にある。
る点は、第２のＮＡＮＤゲートＧ２の出力端と第１のＮ
ＡＮＤゲートＧｌの第２の入力端との間に、第１及び第
２の入力端を備えこの第１の入力端に第２のＮＡＮＤゲ
ートＧ２の出力信号を入力し第２の入力端に制御信号Ｃ
ＮＴを入力してこれら第１及び第２の入力端に入力され
る信号に対しＯＲ論理演算を行うＯＲゲートＧ３がら成
る制御回路１を設け、制御信号ＣＮＴの低レベルのとき
はＮＡＮＤゲートＧ２の出力信号をＮＡ’ＮＤゲートＧ
１の第２の入力端に供給し、制御信号ＣＮＴが高レベル
のときはＮＡＮＤゲートＧ１の第２の入力端のレベルを
高レベルにするようにした点にある。
従って、制御信号ＣＮＴが低レベルのと°きは従来例と
同様の回路となってＲ−Ｓラッチ機能をはなし、制御信
号ＣＮＴが高レベルのときは、２人力２出力の組合せ回
路となる。
同様の回路となってＲ−Ｓラッチ機能をはなし、制御信
号ＣＮＴが高レベルのときは、２人力２出力の組合せ回
路となる。
本発明による論理回路を多数使用してゲートアレイやマ
イクロコンピュータ等を構成した場合には、これらの回
路全体を組合せ回路に変形することができ、高い故障検
出率の入力テストパターンの生成、及び入力テストパタ
ーンの自動発生のアルゴリズムの作成が容易となる。
イクロコンピュータ等を構成した場合には、これらの回
路全体を組合せ回路に変形することができ、高い故障検
出率の入力テストパターンの生成、及び入力テストパタ
ーンの自動発生のアルゴリズムの作成が容易となる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、制御回路ＩＡを、インバータＩＶｌ、Ｏ
ＲゲートＧ３、及びＡＮＤゲートＧ４により構成し、２
つの制御信号ＣＮＴ１．ＣＮＴ２によりＮＡＮＤゲー）
Ｇｌの第２の入力端に入力する信号を制御するようにし
たもので、従来例と同様のＩｆ−Ｓラッチ機能と、２人
力２出力の組合せ回路との切換えに加え、２人力２出力
の組合せ回路の内容を切換えることができるという利点
がある。
ＲゲートＧ３、及びＡＮＤゲートＧ４により構成し、２
つの制御信号ＣＮＴ１．ＣＮＴ２によりＮＡＮＤゲー）
Ｇｌの第２の入力端に入力する信号を制御するようにし
たもので、従来例と同様のＩｆ−Ｓラッチ機能と、２人
力２出力の組合せ回路との切換えに加え、２人力２出力
の組合せ回路の内容を切換えることができるという利点
がある。
以上説明したように本発明は、第２の論理ゲートの出力
端と第１の論理ゲートの第２の入力端どの間に、制御信
号に応じて第１の論理ゲートの第２の入力端に第２の論
理ゲートの出力信号を供給するかこの第２の入力端を所
定の論理レベルとする制御回路を設けた構成とすること
により、制御信号により従来例と同様の順序回路か組合
せ回路に切換えることができるので、論理テストの際、
組合せ回路とすることにより入力テストパターンを簡単
にするとかでき、また、ゲートアレイやマイクロコンピ
ュータ等にこの論理回路を多数使用した場合でも、高い
故障検出率の入カテス）〜パターンの生成、及び入力テ
ストパターンの自動発生のアルゴリズムの作成が容易に
なるという効果がある。この効果は、ゲートアレイやマ
イクロコンピュータの集積度が増大するに従い大きくな
り、入力テストパターン生成等の工数低減に貢献すると
ころ大である。
端と第１の論理ゲートの第２の入力端どの間に、制御信
号に応じて第１の論理ゲートの第２の入力端に第２の論
理ゲートの出力信号を供給するかこの第２の入力端を所
定の論理レベルとする制御回路を設けた構成とすること
により、制御信号により従来例と同様の順序回路か組合
せ回路に切換えることができるので、論理テストの際、
組合せ回路とすることにより入力テストパターンを簡単
にするとかでき、また、ゲートアレイやマイクロコンピ
ュータ等にこの論理回路を多数使用した場合でも、高い
故障検出率の入カテス）〜パターンの生成、及び入力テ
ストパターンの自動発生のアルゴリズムの作成が容易に
なるという効果がある。この効果は、ゲートアレイやマ
イクロコンピュータの集積度が増大するに従い大きくな
り、入力テストパターン生成等の工数低減に貢献すると
ころ大である。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の論理回路の一例を示
す回路図である。 １．１＾・・・制御回路、Ｇｌ、Ｇ２・・・ＮＡＮＤゲ
ート、Ｇ３・・・ＯＲゲート、Ｇ４・・・ＡＮＤゲート
、ＩＶＹ・・・インバータ。
施例を示す回路図、第３図は従来の論理回路の一例を示
す回路図である。 １．１＾・・・制御回路、Ｇｌ、Ｇ２・・・ＮＡＮＤゲ
ート、Ｇ３・・・ＯＲゲート、Ｇ４・・・ＡＮＤゲート
、ＩＶＹ・・・インバータ。
Claims (1)
- 第１及び第２の入力端をもちこの第１の入力端に第１
の入力信号を入力しこれら第１及び第２の入力端に入力
される信号に対し所定の論理演算を行い出力する第１の
論理ゲートと、第１及び第２の入力端をもちこの第１の
入力端に第２の入力信号を入力し第２の入力端に前記第
１の論理ゲートの出力信号を入力しこれら第１及び第２
の入力端に入力される信号に対し所定の論理演算を行い
出力する第２の論理ゲートと、入力端に前記第２の論理
ゲートの出力信号を入力し出力端を前記第１の論理ゲー
トの第２の入力端に接続しこの出力端を制御信号のレベ
ルに応じて前記第２の論理ゲートの出力信号と対応した
レベル又は所定の論理レベルとする制御回路とを有する
ことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286105A JP2861364B2 (ja) | 1990-10-24 | 1990-10-24 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286105A JP2861364B2 (ja) | 1990-10-24 | 1990-10-24 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159809A true JPH04159809A (ja) | 1992-06-03 |
| JP2861364B2 JP2861364B2 (ja) | 1999-02-24 |
Family
ID=17700000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286105A Expired - Lifetime JP2861364B2 (ja) | 1990-10-24 | 1990-10-24 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861364B2 (ja) |
-
1990
- 1990-10-24 JP JP2286105A patent/JP2861364B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2861364B2 (ja) | 1999-02-24 |
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