JPH0785360B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0785360B2 JPH0785360B2 JP60259973A JP25997385A JPH0785360B2 JP H0785360 B2 JPH0785360 B2 JP H0785360B2 JP 60259973 A JP60259973 A JP 60259973A JP 25997385 A JP25997385 A JP 25997385A JP H0785360 B2 JPH0785360 B2 JP H0785360B2
- Authority
- JP
- Japan
- Prior art keywords
- syndrome
- information
- error correction
- circuit
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置、特に、出力情報の誤りを訂
正する誤り訂正回路を同一半導体チップ上に設けた半導
体記憶装置に関する。
正する誤り訂正回路を同一半導体チップ上に設けた半導
体記憶装置に関する。
半導体記憶装置にあっては、従来から同一半導体チップ
上に搭載した誤り訂正回路によって出力情報の誤りを訂
正することが一般に行なわれ、例えば、特公昭58-13939
9号公報に記載されたような１ビット誤り訂正符号（ハ
ミング符号）を用いるものが知られている。
上に搭載した誤り訂正回路によって出力情報の誤りを訂
正することが一般に行なわれ、例えば、特公昭58-13939
9号公報に記載されたような１ビット誤り訂正符号（ハ
ミング符号）を用いるものが知られている。
この種の半導体記憶装置は、第３図のブロック図に示す
ように、メモリセル（11）を複数（図示は４）の情報ブ
ロック（12）と検査ブロック（13）とに分割するととも
に、これら各情報ブロック（12）および検査ブロック
（13）を配線（14）によって直接に、また、パリティ検
査回路（15）を介して誤り訂正回路（16）に接続し、こ
の誤り訂正回路（16）をマルチプレクサ（17）によって
複数の出力バッファ（18）に接続したものである。（1
9）は各情報ブロック（12）および検査ブロック（13）
に設けられたセンスアンプである。周知のように、パリ
ティ検査回路（15）は、検査ブロック（13）の出力情報
（以下、検査ビットと称す）を基に誤りを表示する符号
系であるハミング符号を誤り訂正回路へ出力し、誤り訂
正回路（16）がハミング符号によって情報ブロック（1
2）の出力情報（以下、情報ビットと称す）の誤りを訂
正する。
ように、メモリセル（11）を複数（図示は４）の情報ブ
ロック（12）と検査ブロック（13）とに分割するととも
に、これら各情報ブロック（12）および検査ブロック
（13）を配線（14）によって直接に、また、パリティ検
査回路（15）を介して誤り訂正回路（16）に接続し、こ
の誤り訂正回路（16）をマルチプレクサ（17）によって
複数の出力バッファ（18）に接続したものである。（1
9）は各情報ブロック（12）および検査ブロック（13）
に設けられたセンスアンプである。周知のように、パリ
ティ検査回路（15）は、検査ブロック（13）の出力情報
（以下、検査ビットと称す）を基に誤りを表示する符号
系であるハミング符号を誤り訂正回路へ出力し、誤り訂
正回路（16）がハミング符号によって情報ブロック（1
2）の出力情報（以下、情報ビットと称す）の誤りを訂
正する。
ところで、ハミング符号は、ｋビットの情報ビットとｍ
ビットの検査ビットとから構成されるｎ（ｎ＝ｋ＋ｍ）
ビットの符号でｎビット中の１ビットの誤りを訂正する
規則性を有するが、上記情報ビットのビット数（ｋ）と
検査ビットのビット数（ｍ）とは下記不等式（１）を充
足するように定められる。
ビットの検査ビットとから構成されるｎ（ｎ＝ｋ＋ｍ）
ビットの符号でｎビット中の１ビットの誤りを訂正する
規則性を有するが、上記情報ビットのビット数（ｋ）と
検査ビットのビット数（ｍ）とは下記不等式（１）を充
足するように定められる。
2m＞ｋ＋１………………（１） すなわち、ハミング符号は、例えば、各ビット長さ
（ｋ）（ｍ）（ｎ）が下表Ａのように設定される。
（ｋ）（ｍ）（ｎ）が下表Ａのように設定される。
上表Ａから明らかなように、情報ビット長（ｋ）を大き
くすると付加すべき検査ビット（ｍ）の量（（検査ビッ
ト）×（ワード数））を少くなくできるため、一般の半
導体記憶装置にあっては、情報ビット長（ｋ）を大きく
して必要チップ面積を小さくし、その歩留りの向上を図
っている。
くすると付加すべき検査ビット（ｍ）の量（（検査ビッ
ト）×（ワード数））を少くなくできるため、一般の半
導体記憶装置にあっては、情報ビット長（ｋ）を大きく
して必要チップ面積を小さくし、その歩留りの向上を図
っている。
しかしながら、このような従来の半導体記憶装置にあっ
ては、各情報ブロック（12）から誤り訂正回路（16）へ
配索される配線（14）が錯綜して長大になるため、この
配線（14）の浮遊容量が増大して処理速度が低下し、ま
た、パリティ検査回路（15）にｎビットの情報伝達能力
を有する配線（以下、ｎビット配線）（14）を集中的に
配索しなければならないため、上述した検査ビットの量
の減少による効果が減殺されて必要チップ面積が増大し
さらにメモリセル等の配置が大きく制約されて位置決定
の自由度が小さくなるという問題点があった。
ては、各情報ブロック（12）から誤り訂正回路（16）へ
配索される配線（14）が錯綜して長大になるため、この
配線（14）の浮遊容量が増大して処理速度が低下し、ま
た、パリティ検査回路（15）にｎビットの情報伝達能力
を有する配線（以下、ｎビット配線）（14）を集中的に
配索しなければならないため、上述した検査ビットの量
の減少による効果が減殺されて必要チップ面積が増大し
さらにメモリセル等の配置が大きく制約されて位置決定
の自由度が小さくなるという問題点があった。
具体例を挙げて説明すれば、第４図の回路図に示すよう
に、例えば、符号長（ｎ）が21ビットで情報ビット長
（ｋ）が16ビットに設定された半導体記憶装置は、メモ
リセル（11）から延出する配線（14）が21本と多数にな
るため、この21本の配線（14）の配索に大きな面積が必
要となり、また、他のパリティ検査回路（15）のゲート
等の配設位置を制約してその自由度が小さくなるととう
問題点があった。なお、第４図においては、第３図と対
応する部分には同一の符号を付く、その説明を省略す
る。
に、例えば、符号長（ｎ）が21ビットで情報ビット長
（ｋ）が16ビットに設定された半導体記憶装置は、メモ
リセル（11）から延出する配線（14）が21本と多数にな
るため、この21本の配線（14）の配索に大きな面積が必
要となり、また、他のパリティ検査回路（15）のゲート
等の配設位置を制約してその自由度が小さくなるととう
問題点があった。なお、第４図においては、第３図と対
応する部分には同一の符号を付く、その説明を省略す
る。
この発明にかかる半導体記憶装置は、上記問題点を解決
することを目的としてなされたもので、メモリセルを複
数の情報ブロックと検査ブロックとに分割して、各情報
ブロックにそれぞれ個別に出力情報の検査の前段処理を
行う検査回路と出力情報の誤りを検査情報に基づいて訂
正する誤り訂正回路を設けるとともに、検査ブロック、
各検査回路および各誤り訂正回路の間をシンドローム出
力線で接続し、このシンドローム出力線によって、各検
査回路の出力情報を統合して検査ブロックの出力情報を
基に検査の後段処理を行なわせ検知情報を生成するとと
もに、この検知情報を各誤り訂正回路へ分配して伝達さ
せるよう構成したことを要旨としている。
することを目的としてなされたもので、メモリセルを複
数の情報ブロックと検査ブロックとに分割して、各情報
ブロックにそれぞれ個別に出力情報の検査の前段処理を
行う検査回路と出力情報の誤りを検査情報に基づいて訂
正する誤り訂正回路を設けるとともに、検査ブロック、
各検査回路および各誤り訂正回路の間をシンドローム出
力線で接続し、このシンドローム出力線によって、各検
査回路の出力情報を統合して検査ブロックの出力情報を
基に検査の後段処理を行なわせ検知情報を生成するとと
もに、この検知情報を各誤り訂正回路へ分配して伝達さ
せるよう構成したことを要旨としている。
この発明にかかる半導体記憶装置によれば、誤りの検査
を各検査回路およびシンドローム出力線で行い、生成さ
れた検知情報（以下、シンドロームと称す） をシンドローム出力線によって各誤り訂正回路へ分配す
る。すなわち、各検査回路が分割した情報ブロックにか
かるパリティ部分行列 同一の分割による符号ベクトル およびエラーベクトル によって表わされる。次式（２）に示すような分割シン
ドローム を出力し、シンドローム出力線が分割シンドローム として次式（３）に示すようなシンドローム を生成する。
を各検査回路およびシンドローム出力線で行い、生成さ
れた検知情報（以下、シンドロームと称す） をシンドローム出力線によって各誤り訂正回路へ分配す
る。すなわち、各検査回路が分割した情報ブロックにか
かるパリティ部分行列 同一の分割による符号ベクトル およびエラーベクトル によって表わされる。次式（２）に示すような分割シン
ドローム を出力し、シンドローム出力線が分割シンドローム として次式（３）に示すようなシンドローム を生成する。
上式（３）から明らかなように、シンドローム は符号長（ｎ）から情報ビット長（ｋ）を減じた値（ｎ
−ｋ）の次元を有する。したがって、シンドローム出力
線は２つの（ｎ−ｋ）ビット配線から構成することがで
き、その配線数を削減して必要チップ面積を小さくし、
また、配線の集中化を防げる。すなわち、前述したｎビ
ット配線によって接続する従来のものと比較すると、下
式（４）で算出されるように、（ｋ−ｍ）ビットに相当
する配線を省略することが可能となる。
−ｋ）の次元を有する。したがって、シンドローム出力
線は２つの（ｎ−ｋ）ビット配線から構成することがで
き、その配線数を削減して必要チップ面積を小さくし、
また、配線の集中化を防げる。すなわち、前述したｎビ
ット配線によって接続する従来のものと比較すると、下
式（４）で算出されるように、（ｋ−ｍ）ビットに相当
する配線を省略することが可能となる。
ｎ−２・（ｎ−ｋ）＝2k−ｎ＝ｋ−ｍ…………（４） この結果、チップ必要面積を小さくして歩留りの向上を
図ることができるようになるとともに、メモリセル等の
配設位置決定の自由度も大きくなり、また、処理速度を
高速化することが可能となる。
図ることができるようになるとともに、メモリセル等の
配設位置決定の自由度も大きくなり、また、処理速度を
高速化することが可能となる。
なお、上述した第（４）式から明らかなように、本願発
明は、比（k/m）すなわち情報ビット数（ｋ）が大きい
場合に特に有効な効果を発揮する。
明は、比（k/m）すなわち情報ビット数（ｋ）が大きい
場合に特に有効な効果を発揮する。
以下、この発明の実施例を図面に基づいて説明する。
第１図および第２図はこの発明にかかる半導体記憶装置
の一実施例を示し、第１図がブロック図、第２図が回路
図である。なお、前述した第３図および第４図と同一の
部分には同一の符号を付して説明を省略する。
の一実施例を示し、第１図がブロック図、第２図が回路
図である。なお、前述した第３図および第４図と同一の
部分には同一の符号を付して説明を省略する。
第１図に示すように、各情報ブロック（12）には、それ
ぞれ個別にパリティ検査回路（20）と誤り訂正回路（2
1）とが設けられている。各情報ブロック（12）は、セ
ンスアンプ（19）から配線（14）を介して誤り訂正回路
（21）に接続されるとともに、また、パリティ検査回路
（20）及びシンドロームバス（出力線）（22）を介して
誤り訂正回路（21）に接続されている。シンドロームバ
ス（22）は、各パリティ検査回路（20）および検査ブロ
ック（13）が順次統合するように接続し、また、各誤り
訂正（21）に順次分岐して接続している。前述のよう
に、パリティ検査回路（20）はそれぞれの情報ブロック
（12）について分割シンドローム を出力すなわち検査の前段処理を行い、また、シンドロ
ームバス（22）は、各分割シンドローム を合成してシンドローム を生成すなわち検査の後段処理を行い、これを各誤り訂
正回路（21）へ出力する。誤り訂正回路（21）は入力す
るシンドローム を基に情報ブロック（12）の出力情報の誤りを訂正し、
この誤り訂正回路（21）によって訂正された情報がマル
チプレクサ（17）を経て選択された出力バッファ（18）
から出力される。なお、（22a）はシンドロームバス（2
2）内のパリティ検査回路を表す。
ぞれ個別にパリティ検査回路（20）と誤り訂正回路（2
1）とが設けられている。各情報ブロック（12）は、セ
ンスアンプ（19）から配線（14）を介して誤り訂正回路
（21）に接続されるとともに、また、パリティ検査回路
（20）及びシンドロームバス（出力線）（22）を介して
誤り訂正回路（21）に接続されている。シンドロームバ
ス（22）は、各パリティ検査回路（20）および検査ブロ
ック（13）が順次統合するように接続し、また、各誤り
訂正（21）に順次分岐して接続している。前述のよう
に、パリティ検査回路（20）はそれぞれの情報ブロック
（12）について分割シンドローム を出力すなわち検査の前段処理を行い、また、シンドロ
ームバス（22）は、各分割シンドローム を合成してシンドローム を生成すなわち検査の後段処理を行い、これを各誤り訂
正回路（21）へ出力する。誤り訂正回路（21）は入力す
るシンドローム を基に情報ブロック（12）の出力情報の誤りを訂正し、
この誤り訂正回路（21）によって訂正された情報がマル
チプレクサ（17）を経て選択された出力バッファ（18）
から出力される。なお、（22a）はシンドロームバス（2
2）内のパリティ検査回路を表す。
第１図から明らかなように、この半導体記憶装置は、シ
ンドロームバス（22）が（ｎ−ｋ）ビット配線から構成
されるため、配線に必要なチップ面積を小さくすること
ができ、また、その配線の集中化を防止することができ
る。したがって、歩留りの向上を図ることができるよう
になるとともに、メモリセル等の配設位置決定の自由度
も大きくなり、また、高速読み出しが可能となる。
ンドロームバス（22）が（ｎ−ｋ）ビット配線から構成
されるため、配線に必要なチップ面積を小さくすること
ができ、また、その配線の集中化を防止することができ
る。したがって、歩留りの向上を図ることができるよう
になるとともに、メモリセル等の配設位置決定の自由度
も大きくなり、また、高速読み出しが可能となる。
より具体的に説明すれば、第２図に示すように、符号長
（ｎ）が21ビットで情報ビット長（ｋ）が16ビットに設
定された本願発明にかかる半導体記憶装置にあっては、
パリティ行列 が下式（５）で表わされるため、シンドロームバス（2
2）が10本（５本×２）の配線から構成される。すなわ
ち、前述した同一条件の第４図に示したものと比較する
と、本願発明にかかる半導体記憶装置は、同一条件の下
で11本の配線を省略することができ、その効果が明らか
である。
（ｎ）が21ビットで情報ビット長（ｋ）が16ビットに設
定された本願発明にかかる半導体記憶装置にあっては、
パリティ行列 が下式（５）で表わされるため、シンドロームバス（2
2）が10本（５本×２）の配線から構成される。すなわ
ち、前述した同一条件の第４図に示したものと比較する
と、本願発明にかかる半導体記憶装置は、同一条件の下
で11本の配線を省略することができ、その効果が明らか
である。
なお、第２図において、第１図と対応する部分には同一
の番号を付し、その構成素子の説明は省略している。
の番号を付し、その構成素子の説明は省略している。
以上説明してきたように、この発明にかかる半導体記憶
装置によれば、メモリセルを分割するのと同様に検査回
路および誤り訂正回路を分割して各検査回路を誤り訂正
回路へシンドローム出力線で接続し、各検査回路および
シンドローム出力線によって誤りの検査を行なわせ、ま
た、各誤り訂正回路によって誤りを訂正するため、配線
の削減と短縮化が可能となり、必要チップ面積を小さく
して歩留りを向上させることができるようになるととも
に、メモリセル等の配設位置が制約されることも無くな
り、さらに、浮遊容量による影響を低減させて読み出し
動作を高速化することができる。
装置によれば、メモリセルを分割するのと同様に検査回
路および誤り訂正回路を分割して各検査回路を誤り訂正
回路へシンドローム出力線で接続し、各検査回路および
シンドローム出力線によって誤りの検査を行なわせ、ま
た、各誤り訂正回路によって誤りを訂正するため、配線
の削減と短縮化が可能となり、必要チップ面積を小さく
して歩留りを向上させることができるようになるととも
に、メモリセル等の配設位置が制約されることも無くな
り、さらに、浮遊容量による影響を低減させて読み出し
動作を高速化することができる。
第１図および第２図はこの発明にかかる半導体記憶装置
の一実施例を示し、第１図がブロック図、第２図が回路
図である。第３図および第４図は従来の半導体記憶装置
を示し、第３図がブロック図、第４図が回路図である。 11……メモリセル、12……情報ブロック、13……検査ブ
ロック、20,22a……パリティ検査回路、21……誤り訂正
回路、22……シンドロームバス（出力線）。
の一実施例を示し、第１図がブロック図、第２図が回路
図である。第３図および第４図は従来の半導体記憶装置
を示し、第３図がブロック図、第４図が回路図である。 11……メモリセル、12……情報ブロック、13……検査ブ
ロック、20,22a……パリティ検査回路、21……誤り訂正
回路、22……シンドロームバス（出力線）。
Claims (1)
- 【請求項１】複数の情報ブロックと少なくとも１つの検
査ブロックとに分割されたメモリセルと、前記複数の情
報ブロックに対応してそれぞれ個別に設けられ対応する
情報ブロックの出力を受け分割シンドロームを発生する
複数の検査回路と、前記複数の検査回路の分割シンドロ
ーム及び前記検査ブロックの出力を順次統合するようそ
れぞれ論理回路を介して前記複数の検査回路及び前記検
査ブロックに接続したシンドロームバスと、前記複数の
情報ブロックに対応してそれぞれ個別に設けられ前記シ
ンドロームバスから供給されるシンドロームを受けて対
応する情報ブロックの出力の誤り訂正を行う複数の誤り
訂正回路とを有することを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259973A JPH0785360B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60259973A JPH0785360B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62119800A JPS62119800A (ja) | 1987-06-01 |
| JPH0785360B2 true JPH0785360B2 (ja) | 1995-09-13 |
Family
ID=17341498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60259973A Expired - Lifetime JPH0785360B2 (ja) | 1985-11-19 | 1985-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0785360B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179056A (ja) * | 2004-12-21 | 2006-07-06 | Fujitsu Ltd | 半導体メモリ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2583547B2 (ja) * | 1988-01-13 | 1997-02-19 | 株式会社日立製作所 | 半導体メモリ |
| JP4582078B2 (ja) * | 2006-10-18 | 2010-11-17 | Ｔｄｋ株式会社 | メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
-
1985
- 1985-11-19 JP JP60259973A patent/JPH0785360B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006179056A (ja) * | 2004-12-21 | 2006-07-06 | Fujitsu Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62119800A (ja) | 1987-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930000897B1 (ko) | 에러정정회로를 갖는 반도체메모리 | |
| US6938193B1 (en) | ECC circuit-containing semiconductor memory device and method of testing the same | |
| US9811429B2 (en) | Microcontroller utilizing redundant address decoders and electronic control device using the same | |
| US6367046B1 (en) | Multi-bit error correction system | |
| JPH087721B2 (ja) | エラー検出／訂正機構を有するデータ処理システム | |
| US6847576B2 (en) | Layout structures of data input/output pads and peripheral circuits of integrated circuit memory devices | |
| EP0147336B1 (en) | Error correcting and detecting system | |
| US8291307B2 (en) | Parity generator, priority encoder, and information processor | |
| US20230367674A1 (en) | Methods and apparatus for reducing microbumps for inter-die double-data rate (ddr) transfer | |
| US6788106B2 (en) | Integrated circuit devices having data inversion circuits therein that reduce simultaneous switching noise and support interleaving of parallel data | |
| KR100331911B1 (ko) | 반도체 기억 장치 | |
| US4649540A (en) | Error-correcting circuit having a reduced syndrome word | |
| JPH0785360B2 (ja) | 半導体記憶装置 | |
| US7423917B2 (en) | Data readout circuit of memory cells, memory circuit and method of reading out data from memory cells | |
| US8139428B2 (en) | Method for reading and writing a block interleaver and the reading circuit thereof | |
| US20060095826A1 (en) | Semiconductor memory chip, semiconductor memory module and method for transmitting write data to semiconductor memory chips | |
| KR20190051835A (ko) | 반도체 장치 및 그것을 구비한 반도체 시스템 | |
| US5588010A (en) | Parallel architecture error correction and conversion system | |
| JPH07200419A (ja) | バスインタフェース装置 | |
| JPH07129477A (ja) | エラー検出訂正装置 | |
| JP2000149598A (ja) | 半導体記憶装置 | |
| EP0146632B1 (en) | Majority circuit | |
| SU1149263A1 (ru) | Устройство дл обнаружени и исправлени ошибок | |
| US9183077B2 (en) | Data storage apparatus and method for storing data | |
| SU1075313A1 (ru) | Устройство дл обнаружени и коррекции одиночных ошибок |