JPS6178163A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6178163A JPS6178163A JP19955784A JP19955784A JPS6178163A JP S6178163 A JPS6178163 A JP S6178163A JP 19955784 A JP19955784 A JP 19955784A JP 19955784 A JP19955784 A JP 19955784A JP S6178163 A JPS6178163 A JP S6178163A
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- gate electrode
- insulating film
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 15
- 239000007772 electrode material Substances 0.000 claims abstract description 9
- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 150000002500 ions Chemical class 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- -1 Arsenic ions Chemical class 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052785 arsenic Inorganic materials 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は半導体装置の製造方法に関し、さらに詳しくは
、オフセットゲート構造と金属シリサイドのソースおよ
びドレイン電極を有した半導体装置の製造方法に関する
ものである。
、オフセットゲート構造と金属シリサイドのソースおよ
びドレイン電極を有した半導体装置の製造方法に関する
ものである。
［背景技術］
半導体装置の高集積化および高速化に伴なって種々の問
題が発生する。たとえば、スケールダウンによるソース
・ドレインの拡散抵抗の増加および速度の劣化や、ホッ
トキャリア現象による信頼度の低下等がある。これらの
問題の解決策として、前者においては電極のシリサイド
化による低抵抗の確保、後者においてはいわゆるオフセ
ットゲート構造の採用が行なわれている。これらの両解
決策を簡単な工程によって実施できる半導体装置の製造
方法が望まれるところである。
題が発生する。たとえば、スケールダウンによるソース
・ドレインの拡散抵抗の増加および速度の劣化や、ホッ
トキャリア現象による信頼度の低下等がある。これらの
問題の解決策として、前者においては電極のシリサイド
化による低抵抗の確保、後者においてはいわゆるオフセ
ットゲート構造の採用が行なわれている。これらの両解
決策を簡単な工程によって実施できる半導体装置の製造
方法が望まれるところである。
［発明の目的］
本発明の目的は、ソースおよびドレインのシリサイド化
とホットキャリア対策とを簡単な工程によって実施でき
る半導体装置の製造方法を提供するものである。
とホットキャリア対策とを簡単な工程によって実施でき
る半導体装置の製造方法を提供するものである。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
まず、ゲート電極を形成し、この後低濃度の第１の半導
体領域を形成する。つぎに、ゲート電極側部にサイドウ
オールを形成する。ゲート電極とサイドウオールとをマ
スクとして高濃度の第２の半導体領域を形成した後、全
面にソース・ドレイン電極材料を堆積する。このソース
・ドレイン電極材料をエッチバックして第２の半導体領
域上に金属シリサイドのソースおよびドレイン電極を形
成している。従って、サイドウオールは、オフセット構
造をつくるのに利用できるとともに、ソースおよびドレ
イン電極とゲート電極との絶縁膜となる。このため、従
来のオフセット構造形成の一マスクを利用することによ
って簡単にソースおよびドレインの自己整合的なシリサ
イド化を達成するものである。
体領域を形成する。つぎに、ゲート電極側部にサイドウ
オールを形成する。ゲート電極とサイドウオールとをマ
スクとして高濃度の第２の半導体領域を形成した後、全
面にソース・ドレイン電極材料を堆積する。このソース
・ドレイン電極材料をエッチバックして第２の半導体領
域上に金属シリサイドのソースおよびドレイン電極を形
成している。従って、サイドウオールは、オフセット構
造をつくるのに利用できるとともに、ソースおよびドレ
イン電極とゲート電極との絶縁膜となる。このため、従
来のオフセット構造形成の一マスクを利用することによ
って簡単にソースおよびドレインの自己整合的なシリサ
イド化を達成するものである。
［実施例］
以下本発明の好ましい一実施例を第１図から第５図を参
照して説明する０図は本発明をバイポーラＣＭＯＳデバ
イスに適用した場合のＮチャネルＭＯＳ素子部のプロセ
ス断面図である。以下図に従って各プロセスを説明する
。
照して説明する０図は本発明をバイポーラＣＭＯＳデバ
イスに適用した場合のＮチャネルＭＯＳ素子部のプロセ
ス断面図である。以下図に従って各プロセスを説明する
。
第１図において、Ｐ−型シリコン半導体基板１には、Ｎ
チャネルＭＯ５素子の活性領域を規定するため、比較的
厚い５ｉ０２より成るフィールド絶縁膜２、Ｎ型ウェル
領域（図示せず）およびＰ型ウェル層３が形成されてい
る。半導体活性領域の表面に５ｉ０２より成るゲート絶
縁膜４を形成した後、ゲート電極材料としてのドープド
ポリシリコンおよび金属シリサイドを順次全面に堆積す
る。このあとホトエツチング工程によって所要の形状の
ドープドポリシリコン５および金属シリサイド６より成
るポリサイドのゲート電極を形成する。このゲート電極
をマスクとして低濃度のＮ′″イオンたとえばリン（Ｐ
）の打込みを行い第１の半導体領域８を形成する。
チャネルＭＯ５素子の活性領域を規定するため、比較的
厚い５ｉ０２より成るフィールド絶縁膜２、Ｎ型ウェル
領域（図示せず）およびＰ型ウェル層３が形成されてい
る。半導体活性領域の表面に５ｉ０２より成るゲート絶
縁膜４を形成した後、ゲート電極材料としてのドープド
ポリシリコンおよび金属シリサイドを順次全面に堆積す
る。このあとホトエツチング工程によって所要の形状の
ドープドポリシリコン５および金属シリサイド６より成
るポリサイドのゲート電極を形成する。このゲート電極
をマスクとして低濃度のＮ′″イオンたとえばリン（Ｐ
）の打込みを行い第１の半導体領域８を形成する。
第１図の工程の後、第２図においてサイドウオール９の
形成を行う、サイドウオール９は、たとえば、５ｉ０２
を全面に堆積し、方向性ドライエツチングを行うことに
よって形成できる。このとき、活性領域表面のゲート絶
縁膜４もエツチングされるので、高濃度の第２の半導体
領域形成のイオン打込みのために、再度全面を酸化する
。金属シリサイド６上においては酸化膜１０は比較的厚
く形成され、たとえば１００〜２００オングストローム
であり、活性領域上の酸化膜１１はこれに対して３０〜
４０オングストロームである。この状態において、つぎ
にヒ素（Ａｓ）のイオン打込みを行って高濃度の第２の
半導体領域１２を形成する。このイオン打込みのマスク
はゲート電極およびサイドウオール９である０以上の工
程でサイドウオール９を利用したオフセット構造が完成
する。
形成を行う、サイドウオール９は、たとえば、５ｉ０２
を全面に堆積し、方向性ドライエツチングを行うことに
よって形成できる。このとき、活性領域表面のゲート絶
縁膜４もエツチングされるので、高濃度の第２の半導体
領域形成のイオン打込みのために、再度全面を酸化する
。金属シリサイド６上においては酸化膜１０は比較的厚
く形成され、たとえば１００〜２００オングストローム
であり、活性領域上の酸化膜１１はこれに対して３０〜
４０オングストロームである。この状態において、つぎ
にヒ素（Ａｓ）のイオン打込みを行って高濃度の第２の
半導体領域１２を形成する。このイオン打込みのマスク
はゲート電極およびサイドウオール９である０以上の工
程でサイドウオール９を利用したオフセット構造が完成
する。
第３図において、ソースおよびドレインのコンタクト電
極を形成するため第２の半導体領域１２の表面の酸化膜
１１（第２図）をエツチング除去する。このときのエツ
チングは全面のウェットエツチングであるが、酸化膜１
０は比較的厚いのでエツチング後も残存している。この
あと、ソースおよびドレインの電極材料１３であるＭｏ
、Ｗ等の金属シリサイドを全面に増重する。この電極材
料１３は酸化膜１０上には比較的堆積されに＜＜。
極を形成するため第２の半導体領域１２の表面の酸化膜
１１（第２図）をエツチング除去する。このときのエツ
チングは全面のウェットエツチングであるが、酸化膜１
０は比較的厚いのでエツチング後も残存している。この
あと、ソースおよびドレインの電極材料１３であるＭｏ
、Ｗ等の金属シリサイドを全面に増重する。この電極材
料１３は酸化膜１０上には比較的堆積されに＜＜。
従って、このあと全面をエッチバックすることによって
、第４図に示すようにソースおよびドレインの金属シリ
サイド電極１４．１５を形成することができる。ここで
、サイドウオール９は、ソースおよびドレインの金属シ
リサイドｆ４極１４，１５とゲート電極との絶縁膜とし
て利用されている。
、第４図に示すようにソースおよびドレインの金属シリ
サイド電極１４．１５を形成することができる。ここで
、サイドウオール９は、ソースおよびドレインの金属シ
リサイドｆ４極１４，１５とゲート電極との絶縁膜とし
て利用されている。
第５図において、シリサイド化の活性化アニールを行っ
た後、５ｉ０２等の層間絶縁膜１６の形成、コンタクト
のための配線工程、リンシリケ、−トガラス（ＰＳＧ）
等の最上層保護膜１７の形成を行ない半導体装置を完成
する。
た後、５ｉ０２等の層間絶縁膜１６の形成、コンタクト
のための配線工程、リンシリケ、−トガラス（ＰＳＧ）
等の最上層保護膜１７の形成を行ない半導体装置を完成
する。
［効果］
以上説明したように、ゲート電極側部にサイドウオール
を形成し、このサイドウオールを利用してオフセット構
造のイオン打込みを行い、さらにこのサイドウオールを
ゲート電極とソースおよびドレイン電極の絶縁膜として
利用している。従って、サイドウオールを形成する従来
工程のマスクによって本発明の製造方法を実施すること
ができ、工程が簡単でかつ自己整合的であるという効果
が得られる。
を形成し、このサイドウオールを利用してオフセット構
造のイオン打込みを行い、さらにこのサイドウオールを
ゲート電極とソースおよびドレイン電極の絶縁膜として
利用している。従って、サイドウオールを形成する従来
工程のマスクによって本発明の製造方法を実施すること
ができ、工程が簡単でかつ自己整合的であるという効果
が得られる。
また、ソースおよびドレインのシリサイド化が容易であ
り高速化、高集積化が可能であるという効果が得られる
。
り高速化、高集積化が可能であるという効果が得られる
。
さらにまた、オフセット構造の採用により素子の信頼度
を向上できるという効果が得られる。
を向上できるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、ゲート電極
はポリサイドとしたが、ポリシリコン、金属シリサイド
の単層でも可能であり、また、ソースおよびドレインの
電極材料として金属シリサイドを用いたが、金属だけで
も同様に可能である。
具体的に説明したが１本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない、たとえば、ゲート電極
はポリサイドとしたが、ポリシリコン、金属シリサイド
の単層でも可能であり、また、ソースおよびドレインの
電極材料として金属シリサイドを用いたが、金属だけで
も同様に可能である。
［利用分野］
本発明はオフセット構造およびシリサイド化ソー入およ
びドレイン電極を有した半導体装置の製造に適用でき、
特に高速ＣＭＯ５ＬＳＩあるいは高速バイポー９０ＭＯ
５ＬＳＩ等に適用して好適である。
びドレイン電極を有した半導体装置の製造に適用でき、
特に高速ＣＭＯ５ＬＳＩあるいは高速バイポー９０ＭＯ
５ＬＳＩ等に適用して好適である。
第１図から第５図は本発明の半導体装置の製造方法の一
実施例を示す各工程での素子縦断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜。 ３・・・Ｐ型ウェル層、４・・・ゲート絶縁膜。
実施例を示す各工程での素子縦断面図である。 １・・・半導体基板、２・・・フィールド絶縁膜。 ３・・・Ｐ型ウェル層、４・・・ゲート絶縁膜。
Claims (1)
- １、半導体活性領域のほぼ中央にゲート電極を形成し、
このゲート電極をマスクとして低濃度の第１の半導体領
域を形成し、前記ゲート電極の側部にサイドウォールを
形成し、つぎに、前記ゲート電極とサイドウォールとを
マスクとして高濃度の第２の半導体領域を形成し、全面
にソース・ドレイン電極材料を堆積し、このソース・ド
レイン電極材料をエッチバックして前記第２の半導体領
域上に各々ソースおよびドレインの金属シリサイド電極
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19955784A JPS6178163A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19955784A JPS6178163A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6178163A true JPS6178163A (ja) | 1986-04-21 |
Family
ID=16409801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19955784A Pending JPS6178163A (ja) | 1984-09-26 | 1984-09-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6178163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7581725B2 (en) | 2005-09-13 | 2009-09-01 | Canon Kabushiki Kaisha | Sheet processing apparatus |
-
1984
- 1984-09-26 JP JP19955784A patent/JPS6178163A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7581725B2 (en) | 2005-09-13 | 2009-09-01 | Canon Kabushiki Kaisha | Sheet processing apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2976197B2 (ja) | 半導体素子の製造方法 | |
| JP2980057B2 (ja) | 半導体装置の製造方法 | |
| JP2001068669A5 (ja) | ||
| JP2004508717A (ja) | 薄いゲート酸化物ＭＯＳＦＥＴｓでのゲート誘起ドレイン漏洩（ＧＩＤＬ）電流を減らす方法およびデバイス | |
| JPS63257231A (ja) | 半導体装置の製造方法 | |
| JP3250526B2 (ja) | 半導体装置及びその製造方法 | |
| JPH01259560A (ja) | 半導体集積回路装置 | |
| JPS6178163A (ja) | 半導体装置の製造方法 | |
| JPS6143478A (ja) | 半導体装置の製造方法 | |
| JP4115769B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1065171A (ja) | モストランジスタの製造方法 | |
| JPH02122522A (ja) | 半導体装置とその製造方法 | |
| JPH09116150A (ja) | Ｇｏｌｄ構造を持つ半導体装置及びその製造方法 | |
| JPH07161988A (ja) | 半導体装置の製造方法 | |
| JPS61194764A (ja) | 半導体装置の製造方法 | |
| JPH07221298A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH10242460A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH025436A (ja) | 電界効果トランジスタの製造方法 | |
| JPH0955500A (ja) | 半導体素子の形成方法およびその方法により形成されたｍｏｓｆｅｔ | |
| JPS63155668A (ja) | 半導体装置の製造方法 | |
| JPH05243564A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH07249761A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2658163B2 (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JP3123598B2 (ja) | Ｌｓｉ及びその製造方法 | |
| JPH02155239A (ja) | 半導体装置の製造方法 |