JP2859574B2 - 半導体記憶装置 - Google Patents
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、この半導体記憶装置（メモリ素子）内のメ
インアンプの配置構造に関し、より特定的には、メイン
アンプを相異なるメモリセルアレイの間に配置し、この
メインアンプの電力消耗を低減することのできるメイン
アンプ配置構造に関する。
関し、特に、この半導体記憶装置（メモリ素子）内のメ
インアンプの配置構造に関し、より特定的には、メイン
アンプを相異なるメモリセルアレイの間に配置し、この
メインアンプの電力消耗を低減することのできるメイン
アンプ配置構造に関する。
【０００２】
【従来の技術】従来メモリ素子においては、図２に示す
ように、ロー（raw）アドレス信号ＲＡＳ、カラムアド
レスストローブ信号（column address strobe）ＣＡ
Ｓ、ライト（write）イネーブル信号ＷＥ、出力イネー
ブル信号ＯＥ、及びアドレス信号ＡＤＳが夫々メモリ素
子の外部から入力すると、ローアドレス信号ＲＡＳ、カ
ラムアドレス信号ＣＡＤＳ、ローディコーダーイネーブ
ル信号ＲＥＮ、及び第１ー第４メインアンプイネーブル
信号ＭＥＮ０−ＭＥＮ３を夫々出力する制御及びアドレ
スバッファー部１０と、該制御及びバッファー部１０か
ら出力されたローディコーダーイネーブル信号ＲＥＮと
ローアドレス信号ＲＡＤＳとによりワードライン選択信
号ＷＬ０ーＷＬｎを夫々出力する第１、第２ローディコ
ーダー２０、３０と、前記制御及びアドレスバッファー
部１０から出力されたカラムディコーダーイネーブル信
号ＣＥＮとカラムアドレス信号ＣＡＤＳとによりビット
ライン選択信号ＢＬ０ーＢＬｍを夫々出力するカラムデ
ィコーダー４０と、該カラムディコーダー４０から出力
されたビットライン選択信号ＢＬ０ーＢＬｍと前記第
１、第２ローディコーダー２０、３０から夫々出力され
たワードライン選択信号ＷＬ０ーＷＬｎとにより貯蔵さ
れたデータを夫々出力する第１、第２メモリセルアレイ
５０、６０と、それら第１、第２メモリセルアレイ５
０、６０から出力されたデータを増幅する第１、第２セ
ンスアンプ５１、６１と、それら第１、第２センスアン
プ５１、６１により増幅されたデータＣＤ０−ＣＤ３、
ＣＤ０−ＣＤ３の出力をスイッチングする第１、第２カ
ラムスイッチ５２、６２と、それら第１、第２カラムス
イッチ５２、６２を通って出力されたデータＣＤ０−Ｃ
Ｄ３、ＣＤ０−ＣＤ３を夫々増幅する第１ー第４メイン
アンプ７１ー７４と、それらメインアンプ７１ー７４に
より増幅されたデータをバッファーリングしそれらデー
タＤｏｕｔを前記メモリ素子の外部に出力する入出力バ
ッファー８０と、から構成されていた。
ように、ロー（raw）アドレス信号ＲＡＳ、カラムアド
レスストローブ信号（column address strobe）ＣＡ
Ｓ、ライト（write）イネーブル信号ＷＥ、出力イネー
ブル信号ＯＥ、及びアドレス信号ＡＤＳが夫々メモリ素
子の外部から入力すると、ローアドレス信号ＲＡＳ、カ
ラムアドレス信号ＣＡＤＳ、ローディコーダーイネーブ
ル信号ＲＥＮ、及び第１ー第４メインアンプイネーブル
信号ＭＥＮ０−ＭＥＮ３を夫々出力する制御及びアドレ
スバッファー部１０と、該制御及びバッファー部１０か
ら出力されたローディコーダーイネーブル信号ＲＥＮと
ローアドレス信号ＲＡＤＳとによりワードライン選択信
号ＷＬ０ーＷＬｎを夫々出力する第１、第２ローディコ
ーダー２０、３０と、前記制御及びアドレスバッファー
部１０から出力されたカラムディコーダーイネーブル信
号ＣＥＮとカラムアドレス信号ＣＡＤＳとによりビット
ライン選択信号ＢＬ０ーＢＬｍを夫々出力するカラムデ
ィコーダー４０と、該カラムディコーダー４０から出力
されたビットライン選択信号ＢＬ０ーＢＬｍと前記第
１、第２ローディコーダー２０、３０から夫々出力され
たワードライン選択信号ＷＬ０ーＷＬｎとにより貯蔵さ
れたデータを夫々出力する第１、第２メモリセルアレイ
５０、６０と、それら第１、第２メモリセルアレイ５
０、６０から出力されたデータを増幅する第１、第２セ
ンスアンプ５１、６１と、それら第１、第２センスアン
プ５１、６１により増幅されたデータＣＤ０−ＣＤ３、
ＣＤ０−ＣＤ３の出力をスイッチングする第１、第２カ
ラムスイッチ５２、６２と、それら第１、第２カラムス
イッチ５２、６２を通って出力されたデータＣＤ０−Ｃ
Ｄ３、ＣＤ０−ＣＤ３を夫々増幅する第１ー第４メイン
アンプ７１ー７４と、それらメインアンプ７１ー７４に
より増幅されたデータをバッファーリングしそれらデー
タＤｏｕｔを前記メモリ素子の外部に出力する入出力バ
ッファー８０と、から構成されていた。
【０００３】且つ、前記第１、第２メモリセルアレイ５
０、６０は複数個のセルにより構成され、該メモリ素子
の構成は四つのメインアンプの配置された場合を例示し
て説明した。
０、６０は複数個のセルにより構成され、該メモリ素子
の構成は四つのメインアンプの配置された場合を例示し
て説明した。
【０００４】このように構成された従来メモリ素子の作
用に対し図２を参照して説明する。
用に対し図２を参照して説明する。
【０００５】先ず、メモリ素子がリード（read）動作を
する場合、出力イネーブル信号ＯＥがアクチブされる
と、ローアドレスストローブ信号ＲＡＳ及びカラムアド
レスストローブ信号ＣＡＳが夫々アクチブされ、ローア
ドレス信号ＲＡＤＳ及びカラムアドレス信号ＣＡＤＳが
制御及びアドレスバッファー部１１により夫々ラッチさ
れる。従って、第１ローディコーダー２０及び第２ロー
ディコーダー３０は前記制御及びアドレスバッファー部
１０から出力されたローディコーダーイネーブル信号Ｒ
ＥＮにより夫々イネーブルされ、前記制御及びアドレス
バッファー部１０によりラッチされたローアドレス信号
ＲＡＤＳを夫々ディコーディングさせ、ワードライン選
択信号ＷＬ０ーＷＬｎを第１、第２メモリセルアレイ５
０６０に夫々出力する。且つ、カラムディコーダー４０
はカラムディコーダーイネーブル信号ＣＥＮによりイネ
ーブルされ、前記制御及びアドレスバッファー部１０に
よりラッチされたカラムアドレス信号ＣＡＤＳをディコ
ーディングし、ビットライン選択信号ＢＬ０−ＢＬｍを
第１、第２メモリセルアレイ５０、６０に夫々出力す
る。
する場合、出力イネーブル信号ＯＥがアクチブされる
と、ローアドレスストローブ信号ＲＡＳ及びカラムアド
レスストローブ信号ＣＡＳが夫々アクチブされ、ローア
ドレス信号ＲＡＤＳ及びカラムアドレス信号ＣＡＤＳが
制御及びアドレスバッファー部１１により夫々ラッチさ
れる。従って、第１ローディコーダー２０及び第２ロー
ディコーダー３０は前記制御及びアドレスバッファー部
１０から出力されたローディコーダーイネーブル信号Ｒ
ＥＮにより夫々イネーブルされ、前記制御及びアドレス
バッファー部１０によりラッチされたローアドレス信号
ＲＡＤＳを夫々ディコーディングさせ、ワードライン選
択信号ＷＬ０ーＷＬｎを第１、第２メモリセルアレイ５
０６０に夫々出力する。且つ、カラムディコーダー４０
はカラムディコーダーイネーブル信号ＣＥＮによりイネ
ーブルされ、前記制御及びアドレスバッファー部１０に
よりラッチされたカラムアドレス信号ＣＡＤＳをディコ
ーディングし、ビットライン選択信号ＢＬ０−ＢＬｍを
第１、第２メモリセルアレイ５０、６０に夫々出力す
る。
【０００６】次いで、前記第１、第２メモリセルアレイ
５０、６０は、前記ワードライン選択信号ＷＬ０ーＷＬ
ｎと前記ビットライン選択信号ＢＬ０−ＢＬｍとにより
指定されたセルに貯蔵されたデータを第１、第２センス
アンプ５１、６１に夫々出力し、該第１、第２センスア
ンプ５１、６１は入力されたデータを増幅しそれら増幅
されたデータを第１、第２カラムスイッチ５２、６２に
夫々出力する。次いで、該第１、第２カラムスイッチ５
２、６２は前記ビットライン選択信号ＢＬ０ーＢＬｍに
より夫々オン／オフされ、前記増幅されたデータＣＤ０
−ＣＤ３、ＣＤ０−ＣＤ３を第１ー第４メインアンプ７
１ー７４に夫々出力する。
５０、６０は、前記ワードライン選択信号ＷＬ０ーＷＬ
ｎと前記ビットライン選択信号ＢＬ０−ＢＬｍとにより
指定されたセルに貯蔵されたデータを第１、第２センス
アンプ５１、６１に夫々出力し、該第１、第２センスア
ンプ５１、６１は入力されたデータを増幅しそれら増幅
されたデータを第１、第２カラムスイッチ５２、６２に
夫々出力する。次いで、該第１、第２カラムスイッチ５
２、６２は前記ビットライン選択信号ＢＬ０ーＢＬｍに
より夫々オン／オフされ、前記増幅されたデータＣＤ０
−ＣＤ３、ＣＤ０−ＣＤ３を第１ー第４メインアンプ７
１ー７４に夫々出力する。
【０００７】この時、該第１ー第４メインアンプ７１ー
７４中、前記メインアンプイネーブル信号ＭＥＮ０−Ｍ
ＥＮ３により一つのメインアンプがイネーブルして入力
されたデータが増幅され、該増幅されたデータは入出力
データラインＣＤＳ、ＣＤＳを夫々通って入出力バッフ
ァー８０に出力される。次いで、該入出力バッファー８
０は入力されたデータをバッファーリングし該バッファ
ーリングされたデータＤｏｕｔが前記メモリ素子の外部
に出力される。
７４中、前記メインアンプイネーブル信号ＭＥＮ０−Ｍ
ＥＮ３により一つのメインアンプがイネーブルして入力
されたデータが増幅され、該増幅されたデータは入出力
データラインＣＤＳ、ＣＤＳを夫々通って入出力バッフ
ァー８０に出力される。次いで、該入出力バッファー８
０は入力されたデータをバッファーリングし該バッファ
ーリングされたデータＤｏｕｔが前記メモリ素子の外部
に出力される。
【０００８】一方、メモリ素子がライトの動作をする場
合、ライトイネーブル信号ＷＥがアクチブされると、前
記メモリ素子の外部からデータＤｉｎが前記入出力バッ
ファー８０に入力され、その後、該入力されたデータＤ
ｉｎは前記第１、第２メモリセルアレイ５０、６０に貯
蔵されるが、その貯蔵過程は前述のリード動作と反対に
行われるため、詳細な説明は省略する。
合、ライトイネーブル信号ＷＥがアクチブされると、前
記メモリ素子の外部からデータＤｉｎが前記入出力バッ
ファー８０に入力され、その後、該入力されたデータＤ
ｉｎは前記第１、第２メモリセルアレイ５０、６０に貯
蔵されるが、その貯蔵過程は前述のリード動作と反対に
行われるため、詳細な説明は省略する。
【０００９】
【発明が解決しようとする課題】然るに、このように構
成された従来メモリ素子のメインアンプ配置構造におい
ては、カラムディコーダーにより選択されるビットライ
ンが変わると、該変わったビットラインに該当するデー
タラインの長さに従いデータの各メインアンプに伝達さ
れる時間が夫々異なるようになるため、メインアンプが
不意に長時間の間イネーブルの状態に維持され、電力消
耗が増加するという不都合な点があった。
成された従来メモリ素子のメインアンプ配置構造におい
ては、カラムディコーダーにより選択されるビットライ
ンが変わると、該変わったビットラインに該当するデー
タラインの長さに従いデータの各メインアンプに伝達さ
れる時間が夫々異なるようになるため、メインアンプが
不意に長時間の間イネーブルの状態に維持され、電力消
耗が増加するという不都合な点があった。
【００１０】本発明の目的は、メインアンプを相互異な
るメモリセルアレイの間に配置し、メインアンプの電力
消耗を減らして省エネルギー化を図り得るメモリ素子内
のメインアンプ配置構造を提供しようとするものであ
る。
るメモリセルアレイの間に配置し、メインアンプの電力
消耗を減らして省エネルギー化を図り得るメモリ素子内
のメインアンプ配置構造を提供しようとするものであ
る。
【００１１】
【課題を解決するための手段】そして、このような目的
を達成するため、本発明に係る半導体記憶装置は、それ
ぞれが複数のセンスアンプおよびカラムスイッチブロッ
クを含む第１および第２のメモリセルアレイに対して、
これらの第１および第２のメモリセルアレイそれぞれに
対応して配設されるカラムデコーダを、これら第１およ
び第２のメモリセルアレイおよびこれらの第１および第
２のメモリセルアレイの間の領域の外部に配置し、かつ
複数のセンスアンプおよびカラムスイッチブロックそれ
ぞれに対応して配置されかつ、対応のセンスアンプおよ
びカラムスイッチブロックから出力されたデータを増幅
するメインアンプを、これら第１および第２のメモリセ
ルアレイの対応のセンスアンプおよびカラムスイッチブ
ロックの間に配置するよう構成されている。
を達成するため、本発明に係る半導体記憶装置は、それ
ぞれが複数のセンスアンプおよびカラムスイッチブロッ
クを含む第１および第２のメモリセルアレイに対して、
これらの第１および第２のメモリセルアレイそれぞれに
対応して配設されるカラムデコーダを、これら第１およ
び第２のメモリセルアレイおよびこれらの第１および第
２のメモリセルアレイの間の領域の外部に配置し、かつ
複数のセンスアンプおよびカラムスイッチブロックそれ
ぞれに対応して配置されかつ、対応のセンスアンプおよ
びカラムスイッチブロックから出力されたデータを増幅
するメインアンプを、これら第１および第２のメモリセ
ルアレイの対応のセンスアンプおよびカラムスイッチブ
ロックの間に配置するよう構成されている。
【００１２】
【発明の実施の形態】以下、本発明に係る実施形態に対
し図面を用いて詳細に説明する。
し図面を用いて詳細に説明する。
【００１３】即ち、本発明に係るメモリ素子内のメイン
アンプの配置構造においては、図１に示すように、ロー
アドレス信号ＲＡＳ、カラムアドレスストローブ信号Ｃ
ＡＳ、ライトイネーブル信号ＷＥ、出力イネーブル信号
ＯＥ、及びアドレス信号ＡＤＳがメモリ素子の外部から
夫々入力され、ローアドレス信号ＲＡＳ、カラムアドレ
スストローブ信号ＣＡＳ、ローディコーダーイネーブル
信号ＲＥＮ、カラムディコーダーイネーブル信号ＣＥ
Ｎ、左右のセンス信号ＬＳ、ＲＳ、及び短絡信号ＳＳを
夫々出力する制御及びアドレスバッファー部１１と、該
制御及びアドレスバッファー部１１から出力されたロー
ディコーダーイネーブル信号ＲＥＮとローアドレス信号
ＲＡＤＳとによりワードライン選択信号ＷＬ０−ＷＬｎ
とメインアンプ選択信号Ｓ０−Ｓｎとを出力するローデ
ィコーダー９０と、前記制御及びアドレスバッファー部
１１から出力されたカラムディコーダーイネーブル信号
ＣＥＮとカラムアドレス信号ＣＡＤＳとによりビットラ
イン選択信号ＢＬ０ーＢＬｍを夫々出力する第１、第２
カラムディコーダー９１、９２と、該第１、第２カラム
ディコーダー９１、９２から出力されたビットライン選
択信号ＢＬ０−ＢＬｍと前記ローディコーダー９０から
出力されたワードライン選択信号ＷＬ０ーＷＬｎとによ
り貯蔵されたデータを出力する第１、第２メモリセルア
レイ９３、９４と、該第１、第２メモリセルアレイ９
３、９４から出力されたデータを増幅し該データの出力
をスイッチングする第１ー第２ｎ＋１センスアンプ及び
カラムスイッチＳＡＣＳ０−ＳＡＣＳ２ｎ＋１と、前記
制御及びアドレスバッファー部１１から出力された左右
のセンス信号ＬＳ、ＲＳと短絡信号ＳＳとにより前記セ
ンスアンプカラムスイッチＳＡＳＣ０−ＳＡＳＣ２ｎ＋
１から出力されたデータＣＤ０ーＣＤ２ｎ＋１、ＣＤ０
−ＣＤ２ｎ＋１を増幅する第１ー第ｎメインアンプＭ０
ーＭｎと、それらメインアンプＭ０−Ｍｎから出力され
たデータＳＩ０、ＳＩ０をバッファーリングし該バッフ
ァーリングされたデータＤｏｕｔを前記メモリ素子の外
部に出力する入出力バッファー８０と、から構成され
る。
アンプの配置構造においては、図１に示すように、ロー
アドレス信号ＲＡＳ、カラムアドレスストローブ信号Ｃ
ＡＳ、ライトイネーブル信号ＷＥ、出力イネーブル信号
ＯＥ、及びアドレス信号ＡＤＳがメモリ素子の外部から
夫々入力され、ローアドレス信号ＲＡＳ、カラムアドレ
スストローブ信号ＣＡＳ、ローディコーダーイネーブル
信号ＲＥＮ、カラムディコーダーイネーブル信号ＣＥ
Ｎ、左右のセンス信号ＬＳ、ＲＳ、及び短絡信号ＳＳを
夫々出力する制御及びアドレスバッファー部１１と、該
制御及びアドレスバッファー部１１から出力されたロー
ディコーダーイネーブル信号ＲＥＮとローアドレス信号
ＲＡＤＳとによりワードライン選択信号ＷＬ０−ＷＬｎ
とメインアンプ選択信号Ｓ０−Ｓｎとを出力するローデ
ィコーダー９０と、前記制御及びアドレスバッファー部
１１から出力されたカラムディコーダーイネーブル信号
ＣＥＮとカラムアドレス信号ＣＡＤＳとによりビットラ
イン選択信号ＢＬ０ーＢＬｍを夫々出力する第１、第２
カラムディコーダー９１、９２と、該第１、第２カラム
ディコーダー９１、９２から出力されたビットライン選
択信号ＢＬ０−ＢＬｍと前記ローディコーダー９０から
出力されたワードライン選択信号ＷＬ０ーＷＬｎとによ
り貯蔵されたデータを出力する第１、第２メモリセルア
レイ９３、９４と、該第１、第２メモリセルアレイ９
３、９４から出力されたデータを増幅し該データの出力
をスイッチングする第１ー第２ｎ＋１センスアンプ及び
カラムスイッチＳＡＣＳ０−ＳＡＣＳ２ｎ＋１と、前記
制御及びアドレスバッファー部１１から出力された左右
のセンス信号ＬＳ、ＲＳと短絡信号ＳＳとにより前記セ
ンスアンプカラムスイッチＳＡＳＣ０−ＳＡＳＣ２ｎ＋
１から出力されたデータＣＤ０ーＣＤ２ｎ＋１、ＣＤ０
−ＣＤ２ｎ＋１を増幅する第１ー第ｎメインアンプＭ０
ーＭｎと、それらメインアンプＭ０−Ｍｎから出力され
たデータＳＩ０、ＳＩ０をバッファーリングし該バッフ
ァーリングされたデータＤｏｕｔを前記メモリ素子の外
部に出力する入出力バッファー８０と、から構成され
る。
【００１４】且つ、前記第１ー第２ｎ＋１センスアンプ
及びカラムスイッチＳＡＣＳ０−ＳＡＣＳ２ｎ＋１はセ
ンスアンプ（図示せず）とカラムスイッチ（図示せず）
とから構成される。
及びカラムスイッチＳＡＣＳ０−ＳＡＣＳ２ｎ＋１はセ
ンスアンプ（図示せず）とカラムスイッチ（図示せず）
とから構成される。
【００１５】このように構成された本発明に係るメモリ
素子内のメインアンプの配置構造の作用に対し従来技術
との差異点を比較しながら説明する。
素子内のメインアンプの配置構造の作用に対し従来技術
との差異点を比較しながら説明する。
【００１６】即ち、図１に示すように、ローディコーダ
ー９０から出力したメインアンプ選択信号Ｓ０−Ｓｎに
より第１ー第ｎメインアンプＭ０−Ｍｎ中一つのメイン
アンプが選択され、ワードライン選択信号ＷＬ０−ＷＬ
ｎ及び第１、第２カラムディコーダー９１、９２から出
力したビットライン選択信号ＢＬ０ーＢＬｍとにより第
１、第２メモリセルアレイ９３、９４の特定セルが指定
される。次いで、該指定セルに貯蔵されたデータは第１
ー第２ｎ＋１センスアンプとカラムスイッチＳＡＣＳ０
−ＳＡＣＳ２ｎ＋１とを通って前記メインアンプ選択信
号Ｓ０−Ｓｎにより選択されたメインアンプに入力され
る。
ー９０から出力したメインアンプ選択信号Ｓ０−Ｓｎに
より第１ー第ｎメインアンプＭ０−Ｍｎ中一つのメイン
アンプが選択され、ワードライン選択信号ＷＬ０−ＷＬ
ｎ及び第１、第２カラムディコーダー９１、９２から出
力したビットライン選択信号ＢＬ０ーＢＬｍとにより第
１、第２メモリセルアレイ９３、９４の特定セルが指定
される。次いで、該指定セルに貯蔵されたデータは第１
ー第２ｎ＋１センスアンプとカラムスイッチＳＡＣＳ０
−ＳＡＣＳ２ｎ＋１とを通って前記メインアンプ選択信
号Ｓ０−Ｓｎにより選択されたメインアンプに入力され
る。
【００１７】次いで、該選択されたメインアンプに入力
されたデータが第１メモリセルアレイ９３から出力した
データであると、該入力データは左側のセンス信号ＬＳ
により感知されて増幅され、第２メモリセルアレイ９４
から出力したデータであると、右側のセンス信号ＲＳに
より感知されて増幅される。そして、該選択されたメイ
ンアンプ以外の他のメインアンプに入力されるデータＣ
Ｄ０−ＣＤ２ｎ＋１とその反転されたデータＣＤ０−Ｃ
Ｄ２ｎ＋１とは短絡信号ＳＳにより相互同様になる。
されたデータが第１メモリセルアレイ９３から出力した
データであると、該入力データは左側のセンス信号ＬＳ
により感知されて増幅され、第２メモリセルアレイ９４
から出力したデータであると、右側のセンス信号ＲＳに
より感知されて増幅される。そして、該選択されたメイ
ンアンプ以外の他のメインアンプに入力されるデータＣ
Ｄ０−ＣＤ２ｎ＋１とその反転されたデータＣＤ０−Ｃ
Ｄ２ｎ＋１とは短絡信号ＳＳにより相互同様になる。
【００１８】従って、前記選択されたメインアンプによ
り増幅されたデータＳＩ０−ＳＩ０は入出力バッファー
８０に入力され、該入力されたデータがバッファーリン
グされデータＤｏｕｔがメモリ素子の外部に出力され
る。
り増幅されたデータＳＩ０−ＳＩ０は入出力バッファー
８０に入力され、該入力されたデータがバッファーリン
グされデータＤｏｕｔがメモリ素子の外部に出力され
る。
【００１９】
【発明の効果】以上説明したように、本発明に係るメモ
リ素子内のメインアンプの配置構造においては、メモリ
素子内のメインアンプをメモリセルアレイの間に配置す
るようになっているため、カラムスイッチの数が従来と
同様な場合、選択されたカラムスイッチからメインアン
プまでのデータラインが短くなり、最短のデータライン
と最長のデータラインとの差異が減少され、メインアン
プの動作時間が短縮されて電力消耗を減らし省エネルギ
ー化を図り得るという効果がある。
リ素子内のメインアンプの配置構造においては、メモリ
素子内のメインアンプをメモリセルアレイの間に配置す
るようになっているため、カラムスイッチの数が従来と
同様な場合、選択されたカラムスイッチからメインアン
プまでのデータラインが短くなり、最短のデータライン
と最長のデータラインとの差異が減少され、メインアン
プの動作時間が短縮されて電力消耗を減らし省エネルギ
ー化を図り得るという効果がある。
【図１】本発明に係るメモリ素子のブロック図である。
【図２】従来メモリ素子のブロック図である。
１１：制御及びアドレスバッファー ９０：ローディコーダー ９１：第１カラムアドレスバッファー ９２：第２カラムアドレスバッファー ９３：第１メモリセルアレイ ９４：第２メモリセルアレイ Ｍ０−Ｍｎ：メインアンプ ＳＡＣＳ０−ＳＡＣＳ２ｎ＋１：センスアンプ及びカラ
ムスイッチ
ムスイッチ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409
Claims (3)
- 【請求項１】 ロウアドレスおよびカラムアドレススト
ローブ信号を受けて左右センス信号および短絡信号を出
力する制御およびアドレスバッファ部と、 前記制御およびアドレスバッファ部からの出力信号に従
ってワードライン選択信号およびメインアンプ選択信号
を出力するロウデコーダと、 それぞれが複数の行ブロックに分割される第１および第
２のメモリセルアレイと、 前記複数の行ブロックに対応して配置され、対応の行ブ
ロックの選択メモリセルのデータの検知および増幅なら
びに選択を行なうための複数のセンスアンプおよびカラ
ムスイッチブロックと、 前記第１および第２のメモリセルアレイの間に配置され
かつ前記複数のセンスアンプおよびカラムスイッチブロ
ックに対応して配置され、活性化時対応のセンスアンプ
およびカラムスイッチブロックから出力されたデータを
増幅するための複数のメインアンプと、 前記第１および第２のメモリセルアレイそれぞれに対応
して設けられ、かつ前記第１および第２のメモリセルア
レイならびに前記複数のメインアンプ配置領域外部に配
置され、前記制御およびアドレスバッファ部からの出力
信号に従ってカラムスイッチ選択信号を出力するカラム
デコーダとを備える、半導体記憶装置。 - 【請求項２】 前記複数のメインアンプは、前記第１お
よび第２のメモリセルアレイの外部に対向して配置され
たロウデコーダからのメインアンプ選択信号により選択
され、かつ前記制御およびアドレスバッファ部から与え
られる左右センス信号および短絡信号により前記第１お
よび第２のメモリセルアレイの対応のセンスアンプおよ
びカラムスイッチブロックから出力されたデータを検知
し増幅する、請求項１記載の半導体記憶装置。 - 【請求項３】 前記メインアンプは、前記第１および第
２のメモリセルアレイの対応のセンスアンプおよびカラ
ムスイッチブロックに共有され、前記左右センス信号に
従って前記第１および第２のメモリセルアレイの一方の
対応のセンスアンプおよびカラムスイッチブロックから
の出力信号を検知し増幅する、請求項１または２記載の
半導体記憶装置。
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