KR20140030529A - 집적회로 - Google Patents

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KR20140030529A
KR20140030529A KR1020120096475A KR20120096475A KR20140030529A KR 20140030529 A KR20140030529 A KR 20140030529A KR 1020120096475 A KR1020120096475 A KR 1020120096475A KR 20120096475 A KR20120096475 A KR 20120096475A KR 20140030529 A KR20140030529 A KR 20140030529A
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Abstract

적층되어 스택(stack) 구조를 갖는 다수의 반도체 메모리 장치를 포함하는 집적회로에 관한 발명으로서, 모드 레지스터 셋팅시 입력 어드레스를 디코딩하여 다수의 모드 레지스터 세팅코드를 생성하는 디코딩부, 및 입력 어드레스의 값이 설정된 값과 일치하는 경우, 스택 신호에 응답하여 디코딩 결과가 예비코드 또는 모드 레지스터 추가세팅코드로서 출력되도록 디코딩부의 동작을 제어하는 디코딩 동작 제어부를 포함하는 반도체 메모리 장치를 구비하며, 다수개의 반도체 메모리 장치가 적층되는지 여부에 따라 스택 신호의 활성화여부가 결정되는 집적회로를 제공한다.

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 적층되어 스택(stack) 구조를 갖는 다수의 반도체 메모리 장치를 포함하는 집적회로에 관한 발명이다.
반도체 메모리 장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.
처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.
그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 DDR(Double Data Rate,DDR) 동기식 메모리 장치가 제안되었다.
DDR 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현가능하다.
한편, 동작클록에 동기시켜 동작하는 동기식 메모리 장치를 동작시키기 위해, 전통적인 메모리 장치에는 없던 새로운 몇 가지의 동작개념이 추가되었다. 예를 들어 카스 레이턴시(CL : CAS Latency), 버스트길이(BL : Burst Length), 에디티브 레이턴시(AL : Additive Latency)등이 있다.
카스 레이턴시는 리드 또는 라이트 명령어가 메모리 장치에 입력되고 난 후에 , 외부로 데이터가 출력되기까지의 동작클록 수이고, 버스트길이는 한 번의 데이터액세스로 인해 연속해서 출력되는 데이터의 수를 말한다. 에디티브 레이턴시는 DDR 메모리 장치에 도입되는 개념으로서, 메모리 장치가 액티브 상태 이후에 리드 또는 라이트명령어가 입력된 타이밍부터 tRCD(RAS to CAS delay)까지의 클록수를 말한다. 동기식 메모리 장치는 데이터 액세스를 위해 크게 액티브명령, 리드/라이트명령, 프리차지 명령을 입력받는데, 에디티브 레이턴시는 리드/라이트 명령을 정해진 타이밍보다 얼마만큼 더 빨리 받게 되는 것인가에 대한 것이다.
예를 들어 에디티브 레이턴시가 2이라고 하면, 메모리 장치에 리드 또는 라이트 명령어가 입력되고 난 후에 2클록 이후 입력된 명령에 대한 동작을 수행하게 되는 것이다. 에디티브 레이턴시가 없는 초기의 동기식 메모리 장치의 경우에는 액티브 명령어가 입력되고 난 후에, tRCD 만큼 동작클록이 지난 이후에 리드 또는 라이트명령어를 입력받아 그에 대응하는 데이터 액세스 동작을 수행하였다.
그러나 에디티브 레이턴시가 있는 동기식 메모리 장치의 경우에는 액티브 명령어가 입력된 후, tRCD만큼 동작클록이 지나지 않아도 미리 에디티브 레이턴시(AL) 만큼 빠른 타이밍에 리드 또는 라이트 명령을 입력받는 것이다.
따라서, 일반적인 반도체 메모리 장치에서 리드 레이턴시(RL)의 값은 카스 레이턴시(CL) 값과 에디티브 레이턴시(AL) 값을 합한 값으로 나타낼 수가 있다. 이때 카스 레이턴스 값이 곧 tRCD 값이기 때문에 리드 레이턴시(RL) 값은 tRCD 값과 에디티브 레이턴시(AL) 값을 합한 값이 된다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅하기 위한 회로를 도시한 도면이다.
도 1을 참조하면, 종래기술에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅하기 위한 회로에서, EMRS1P 신호는 뱅크 어드레스가 1번이 들어올 때 모드 레지스터 셋(MRS)이 셋팅된 경우에 뜨는 신호이고, MREG<3>, MREG<4> 신호는 모드 레지스터 셋(MRS) 신호가 떳을 때 입력 어드레스 A<3>, A<4>를 래치한 신호이다. EM1REG<3>, EM1REG<4>는 EMRS1P 신호에 의해 MREG<3>, MREG<4> 신호를 래치한 신호이다. 즉, MRS 셋팅 블록(100, 110)은 모드 레지스터 세팅 동작시 입력 어드레스를 래치하여 AL 디코더(120)로 입력되는 신호를 생성한다.
AL 디코더(120)는, EM1REG<3>, EM1REG<4> 신호를 디코딩하여 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2)의 값을 결정한다. AL 디코더(120)의 디코딩 방법은 <표 1>과 같다.
A<4> A<3> Additive Latency
0 0 0 (AL disable)
0 1 AL = CL - 1
1 0 AL = CL - 2
1 1 Reserved
<표 1>을 참조하면, 입력 어드레스 A<3>, A<4>가 모두 로직'로우'(Low)가 되어 EM1REG<3>, EM1REG<4> 신호가 모두 로직'로우'(Low)로 래치될 때 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 코드(AL0)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL) 값이 이전 모드 레지스터 셋팅에서 결정되었던 값을 그대로 유지하도록 설정하거나 에디티브 레이턴시(AL) 값이 '0'가 되도록 하여 리드 레이턴시(RL) 값과 컬럼 레이턴시(CL) 값이 서로 같은 상태가 되도록 제어한다.
또한, 입력 어드레스 A<3>가 로직'하이'(High) 입력 어드레스 A<4>가 로직'로우'(Low)가 되어 EM1REG<3> 신호가 로직'하이'(High) EM1REG<4> 신호가 로직'로우'(Low)로 래치될 때 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2) 중 제1 코드(ALCL_1)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL)의 값이 컬럼 레이턴시(CL)의 값에서 1을 뺀 값이 되도록 제어한다.
또한, 입력 어드레스 A<3>가 로직'로우'(Low) 입력 어드레스 A<4>가 로직'하이'(High)가 되어 EM1REG<3> 신호가 로직'로우'(Low) EM1REG<4> 신호가 로직'하이'(High)일 때 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2) 중 제2 코드(ALCL_2)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL)의 값이 컬럼 레이턴시(CL)의 값에서 2를 뺀 값이 되도록 제어한다.
그리고, 입력 어드레스 A<3>, A<4>가 모두 로직'하이'(High)가 되는 경우는 에디티브 레이턴시(AL) 값이'RESERVED'상태가 되어 에디티브 레이턴시(AL) 값을 설정하지 않는 상태가 되어야 한다. 즉, 에디티브 레이턴시(AL) 값을 셋팅하는 동작이 발생하지 않도록 하여야 한다. 따라서, 도면에 직접적으로 도시되지 않았지만 입력 어드레스 A<3>, A<4>가 로직'하이'(High)인 경우에는 이를 EM1REG<3>, EM1REG<4> 신호로서 전달하지 않음으로써 다수의 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2)를 모두 로직'하이'(High)로 활성화시키지 않고, 이를 통해 에디티브 레이턴시(AL) 값을 셋팅하는 동작이 발생하지 않도록 하는 방법을 사용한다. 하지만, 에디티브 레이턴시(AL) 값을 셋팅하는 동작이 발생하지 않도록 하는 동작은 에디티브 레이턴시(AL) 셋팅 회로의 동작자체를 먹통으로 만들어 버릴 위험이 있다. 따라서, 도면에 도시된 것과 같이 입력 어드레스 A<3>, A<4>가 모두 로직'하이'(High)가 되어 EM1REG<3>, EM1REG<4> 신호가 모두 로직'하이'(High)로 래치될 때에도 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 코드(AL0)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL) 값이 이전 모드 레지스터 셋팅에서 결정되었던 값을 그대로 유지하도록 설정하거나 에디티브 레이턴시(AL) 값을'0'으로 설정하여 리드 레이턴시(RL) 값과 컬럼 레이턴시(CL) 값이 서로 같은 상태가 되도록 제어하는 방법을 사용하게 된다. 이때, 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 코드(AL0)가 로직'하이'(High)로 활성화되는 것에 응답하여 에디티브 레이턴시(AL) 값이 이전 모드 레지스터 셋팅에서 결정되었던 값을 그대로 유지하도록 설정할지 아니면 에디티브 레이턴시(AL) 값을'0'으로 설정할지를 선택하는 것은 설계자에 의해 결정될 수 있는 부분이다.
한편, TSV(through silicon via)를 이용한 3DS 구조를 갖는 반도체 메모리 장치의 경우는 TSV 로딩 등의 원인으로 인해 카스 레이턴시(CL) 값을 tRCD 보다 크게 가져가야만 하고 이로 인해 에디티브 레이턴시(AL) 값이 동일하다면 일반적인 반도체 메모리 장치의 리드 레이턴시(RL) 값보다 3DS 구조를 갖는 반도체 메모리 장치의 리드 레이턴시(RL) 값이 더 크게 되고, 이럴 경우 일반적인 반도체 메모리 장치에서 데이터를 출력하는 타이밍보다 3DS 구조를 갖는 반도체 메모리 장치에서 데이터를 출력하는 타이밍이 더 느려지게 된다.
이를 보상하기 위해서는 3DS 구조를 갖는 반도체 메모리 장치일 경우 TSV 로딩 등의 원인으로 인해 증가한 카스 레이턴시(CL) 값만큼 에디티브 레이턴시(AL) 값을 감소시켜야만 한다. 즉, 일반적인 반도체 메모리 장치에서보다 3DS 구조를 갖는 반도체 메모리 장치에서 에디티브 레이턴시(AL) 값을 더 작은 수준까지 셋팅할 수 있어야 한다.
하지만, 도 1에 개시된 종래기술에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅하기 위한 회로에는 3DS 구조를 갖는다고 하여 에디티브 레이턴시의 값을 추가적으로 셋팅하는 구성이 전혀 포함되어 있지 않기 때문에 이를 지원할 수 없는 문제점이 존재하였다.
따라서, 종래기술에서는 일반적인 반도체 메모리 장치인지 아니면 3DS 구조를 갖는 반도체 메모리 장치인지에 따라 에디티브 레이턴시(AL) 값을 셋팅하는 회로의 구성이 서로 달라져야 했으며, 이는 매우 비효율적인 방법이었다.
본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 일반적인 반도체 메모리 장치인지 아니면 3DS 구조를 갖는 반도체 메모리 장치인지에 따라 에디티브 레이턴시 값을 셋팅할 수 있는 범위를 다르게 가져감으로써 일반적인 반도체 메모리 장치와 3DS 구조를 갖는 반도체 메모리 장치에서 모두 사용가능한 에디티브 레이턴시 셋팅 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 모드 레지스터 셋팅시 입력 어드레스를 디코딩하여 다수의 모드 레지스터 세팅코드를 생성하는 디코딩부; 및 상기 입력 어드레스의 값이 설정된 값과 일치하는 경우, 스택 신호에 응답하여 디코딩 결과가 예비코드 또는 모드 레지스터 추가세팅코드로서 출력되도록 상기 디코딩부의 동작을 제어하는 디코딩 동작 제어부를 포함하는 반도체 메모리 장치를 구비하며, 다수개의 상기 반도체 메모리 장치가 적층되는지 여부에 따라 상기 스택 신호의 활성화여부가 결정되는 집적회로.
전술한 본 발명은 일반적인 반도체 메모리 장치인지 아니면 3DS 구조를 갖는 반도체 메모리 장치인지에 따라 에디티브 레이턴시(AL) 값을 서로 다른 범위에서 셋팅할 수 있도록 제어함으로써, 하나의 에디티브 레이턴시(AL) 셋팅 회로를 가지고 일반적인 반도체 메모리 장치와 3DS 구조를 갖는 반도체 메모리 장치에 동시에 적용 하는 것이 가능한 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅하기 위한 회로를 도시한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅 하기 위한 회로를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅 하기 위한 회로를 도시한 도면이다.
도 2를 참조하면, 본 발명의 실시예에 따른 반도체 메모리 장치에서 에디티브 레이턴시를 셋팅 하기 위한 회로에서, EMRS1P 신호는 뱅크 어드레스가 1번이 들어올 때 모드 레지스터 셋(MRS)이 셋팅된 경우에 뜨는 신호이고, MREG<3>, MREG<4> 신호는 모드 레지스터 셋(MRS) 신호가 떳을 때 입력 어드레스 A<3>, A<4>를 래치한 신호이다. EM1REG<3>, EM1REG<4>는 EMRS1P 신호에 의해 MREG<3>, MREG<4> 신호를 래치한 신호이다. 즉, MRS 셋팅 블록(200, 210)은 모드 레지스터 세팅 동작시 입력 어드레스를 래치하여 AL 디코더(220, 230)로 입력되는 신호를 생성한다. 따라서, 도 2에 도시된 구성에서 모드 레지스터 셋팅시 입력되는 어드레스는 'EM1REG<3>', 'EM1REG<4>'라고 볼 수 있다.
구체적으로, AL 디코더(220, 230)는, 모드 레지스터 셋팅시 입력 어드레스(EM1REG<3>, EM1REG<4>)를 디코딩하여 다수의 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2)를 생성하는 디코딩부(220), 및 입력 어드레스(EM1REG<3>, EM1REG<4>)의 값이 설정된 값과 일치하는 경우, 스택 신호(3DS)에 응답하여 디코딩 결과가 예비코드(AL0) 또는 에디티브 레이턴시 추가세팅코드(ALCL_3)로서 출력되도록 디코딩부(220)의 동작을 제어하는 디코딩 동작 제어부(230)를 포함한다.
이때, 스택 신호(3DS)는, 도 2에 도시된 것과 같은 반도체 메모리 장치가 다수개 모여서 적층되는지 여부에 따라 그 활성화여부가 결정되는 신호이다. 즉, 도 2에 도시된 것과 같은 반도체 메모리 장치가 적층되는 경우 스택 신호(3DS)가 로직'하이'(High)로 활성화되고, 적층되지 않는 경우 스택 신호(3DS)가 로직'로우'(Low)로 비활성화된다. 또한, 스택 신호(3DS)의 논리레벨을 결정하는 수단은 설계에 따라 전기 제어 퓨즈(Electroic Fuse Option) 또는 안티 퓨즈(Anti Fuse) 또는 설정된 패드를 통해 외부로부터 그 값이 직접적으로 입력되는 방식 등의 여러 가지 수단이 포함될 수 있다.
A<4> A<3> 3DS Additive Latency
0 0 x 0 (AL disable)
0 1 x AL = CL - 1
1 0 x AL = CL - 2
1 1 0 Reserved
1 AL = CL - 3
<표 2>를 참조하면, 디코딩부(220)의 동작과 스택 신호(3DS)에 따라 디코딩 동작 제어부(230)가 디코딩부(220)의 동작에 어떠한 영향을 끼치는 지를 알 수 있다.
구체적으로, 스택 신호(3DS)가 로직'하이'(High)로 활성화되든 로직'로우'(Low)로 비활성화되든 상관없이 입력 어드레스(EM1REG<3>, EM1REG<4>)가 모두 로직'로우'(Low)로 래치될 때 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 코드(AL0)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL) 값이 이전 모드 레지스터 셋팅에서 결정되었던 값을 그대로 유지하도록 설정하거나 에디티브 레이턴시(AL) 값이 '0'가 되도록 하여 리드 레이턴시(RL) 값과 컬럼 레이턴시(CL) 값이 서로 같은 상태가 되도록 제어한다.
그리고, 스택 신호(3DS)가 로직'하이'(High)로 활성화되든 로직'로우'(Low)로 비활성화되든 상관없이 입력 어드레스(EM1REG<3>, EM1REG<4>) 중 EM1REG<3> 신호가 로직'하이'(High) EM1REG<4> 신호가 로직'로우'(Low)로 입력될 때 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2, ALCL_3) 중 제1 코드(ALCL_1)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL)의 값이 컬럼 레이턴시(CL)의 값에서 1을 뺀 값이 되도록 제어한다.
또한, 스택 신호(3DS)가 로직'하이'(High)로 활성화되든 로직'로우'(Low)로 비활성화되든 상관없이 입력 어드레스(EM1REG<3>, EM1REG<4>) 중 EM1REG<3> 신호가 로직'로우'(Low) EM1REG<4> 신호가 로직'하이'(High)일 때 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2, ALCL_3) 중 제2 코드(ALCL_2)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL)의 값이 컬럼 레이턴시(CL)의 값에서 2를 뺀 값이 되도록 제어한다.
즉, 본 발명의 실시예에 따른 디코딩부(220)는 입력 어드레스(EM1REG<3>, EM1REG<4>)가 설정된 값과 다른 값을 갖는 상태로 입력될 때에는 일반적인 반도체 메모리 장치에서 사용되었던 것과 같은 에디티브 레이턴시(AL) 셋팅 방법을 사용한다.
하지만, 입력 어드레스(EM1REG<3>, EM1REG<4>)의 값이 모두 로직'하이'(High)가 되어 설정된 값과 일치하는 경우에는 디코딩 동작 제어부(230)가 동작하여 디코딩부(220)가 스택 신호(3DS)에 따라 서른 다른 방식으로 동작하도록 제어하게 된다.
먼저, 스택 신호(3DS)가 로직'로우'(Low)로 비활성화되어 반도체 메모리 장치가 스택 구조를 갖지 않는 경우에 입력 어드레스(EM1REG<3>, EM1REG<4>)의 값이 모두 로직'하이'(High)가 되어 설정된 값과 일치하는 것에 응답하여 디코딩부(220)의 디코딩 결과가 예비코드(AL0)를 갖도록 제어한다.
반대로, 스택 신호(3DS)가 로직'하이'(High)로 활성화되어 반도체 메모리 장치가 스택 구조를 갖는 경우에 입력 어드레스(EM1REG<3>, EM1REG<4>)의 값이 모두 로직'하이'(High)가 되어 설정된 값과 일치하는 것에 응답하여 디코딩부(220)의 디코딩 결과가 에디티브 레이턴시 추가세팅코드(ALCL_3)를 갖도록 제어한다.
즉, 디코딩 동작 제어부(230)는 입력 어드레스(EM1REG<3>, EM1REG<4>)의 값이 모두 로직'하이'(High)가 되어 설정된 값과 일치하는 경우에 디코딩부(220)의 디코딩 결과가 달라지도록 제어한다. 이를 통해, 3DS 구조를 갖는 반도체 메모리 장치에서만 의미가 있는 에디티브 레이턴시(AL)의 추가세팅코드(ALCL_3)가 일반적인 반도체 메모리 장치에서는 어떠한 경우에도 비활성화 상태를 유지하도록 하여 일반적인 반도체 메모리 장치의 에디티브 레이턴시(AL) 세팅동작에 아무런 영향도 끼치지 않게 하면서도, 3DS 구조를 갖는 반도체 메모리 장치에서는 손쉽게 에디티브 레이턴시(AL) 세팅동작을 확장할 수 있다.
이렇게, 본 발명의 실시예에 따른 반도체 메모리 장치의 에디티브 레이턴시(AL) 셋팅회로는, 반도체 메모리 장치가 3DS 구조를 갖는지 아닌지에 따라 에디티브 레이턴시(AL) 세팅 동작 범위가 서로 달라지게 할 수 있다.
그리고, 전술한 디코딩 동작 제어부(230)의 동작에서 예비코드(AL0)가 다수의 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 번째 코드(AL0)와 동일한 것으로 설명되었는데, 이는, 다음과 같은 이유로 설명되었을 뿐이며, 설계자의 선택에 따라 다른 경우도 가능함을 알 수 있다.
먼저, 입력 어드레스 A<3>, A<4>가 모두 로직'하이'(High)가 되어 에디티브 레이턴시(AL) 값이'RESERVED'상태가 될 때에는 일반적으로 에디티브 레이턴시(AL) 값을 설정하지 않는 상태가 되어야 한다. 즉, 에디티브 레이턴시(AL) 값을 셋팅하는 동작이 발생하지 않도록 하여야 한다. 따라서, 도면에 직접적으로 도시되지 않았지만 입력 어드레스 A<3>, A<4>가 로직'하이'(High)인 경우에는 이를 EM1REG<3>, EM1REG<4> 신호로서 전달하지 않음으로써 다수의 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2)를 모두 로직'하이'(High)로 활성화시키지 않고, 이를 통해 에디티브 레이턴시(AL) 값을 셋팅하는 동작이 발생하지 않도록 하는 방법을 사용한다. 하지만, 에디티브 레이턴시(AL) 값을 셋팅하는 동작이 발생하지 않도록 하는 동작은 에디티브 레이턴시(AL) 셋팅 회로의 동작자체를 먹통으로 만들어 버릴 위험이 있다. 그렇다고 하여 도 2에 개시된 3DS 구조를 갖는 반도체 메모리 장치에서만 사용되는 에디티브 레이턴시 추가세팅코드(ALCL_3)를 일반적인 반도체 메모리 장치에서도 그대로 사용하여 에디티브 레이턴시(AL) 값의'RESERVED'상태를 대신하게 되는 경우에도, 에디티브 레이턴시 추가세팅코드(ALCL_3)가 일반적인 반도체 메모리 장치에서 전혀 사용되지 않던 에디티브 레이턴시(AL) 세팅 값이므로 3DS 구조를 갖지 않는 일반적인 반도체 메모리 장치에서는 단순히 반도체 메모리 장치의 오동작 가능성을 높여주는 역할만 하게 될 뿐이다.
따라서, 도면에 도시된 것과 같이 입력 어드레스 A<3>, A<4>가 모두 로직'하이'(High)가 되어 EM1REG<3>, EM1REG<4> 신호가 모두 로직'하이'(High)로 래치될 때에도 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 코드(AL0)만 로직'하이'(High)로 활성화시킴으로써 에디티브 레이턴시(AL) 값이 이전 모드 레지스터 셋팅에서 결정되었던 값을 그대로 유지하도록 설정하거나 에디티브 레이턴시(AL) 값을'0'으로 설정하여 리드 레이턴시(RL) 값과 컬럼 레이턴시(CL) 값이 서로 같은 상태가 되도록 제어하는 방법을 사용하게 된다. 이때, 에디티브 레이턴시(AL) 세팅코드(AL0, ALCL_1, ALCL_2) 중 제0 코드(AL0)가 로직'하이'(High)로 활성화되는 것에 응답하여 에디티브 레이턴시(AL) 값이 이전 모드 레지스터 셋팅에서 결정되었던 값을 그대로 유지하도록 설정할지 아니면 에디티브 레이턴시(AL) 값을'0'으로 설정할지를 선택하는 것은 설계자에 의해 결정될 수 있는 부분이다.
또한, 설계자의 선택에 따라 도면에 도시된 바와 다르게 에디티브 레이턴시의 예비코드는 곧 모든 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2, ALCL_3)를 로직'로우'(Low)로 비활성화 시키는 경우도 가능하다. 만약, 3DS 구조를 갖지 않는 반도체 메모리 장치에서 에디티브 레이턴시의 예비코드가 모든 에디티브 레이턴시 세팅코드(AL0, ALCL_1, ALCL_2, ALCL_3)를 로직'로우'(Low)로 비활성화 시키는 경우라면, 입력 어드레스 A<3>, A<4>가 로직'하이'(High)인 경우에는 이를 EM1REG<3>, EM1REG<4> 신호로서 전달하지 않도록 제어해야 하므로, 모드 레지스터 셋팅 블록(200, 210)에 스택 신호(3DS)가 입력되어 그 동작을 인에이블/디스에이블 시키는 방식으로 동작하게 될 것이다. 즉, 모드 레지스터 셋팅 블록(200, 210)이 일반적인 반도체 메모리 장치에서는 입력 어드레스 A<3>, A<4>가 로직'하이'(High)인 경우에는 이를 EM1REG<3>, EM1REG<4> 신호로서 전달하지 않도록 제어하고, 3DS 구조를 갖는 반도체 메모리 장치에서는 입력 어드레스 A<3>, A<4>가 로직'하이'(High)인 경우라도 이를 EM1REG<3>, EM1REG<4> 신호로서 전달하도록 동작하게 될 것이다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 일반적인 반도체 메모리 장치인지 아니면 3DS 구조를 갖는 반도체 메모리 장치인지에 따라 에디티브 레이턴시(AL) 값을 서로 다른 범위에서 셋팅할 수 있도록 제어함으로써, 하나의 에디티브 레이턴시(AL) 셋팅 회로를 가지고 일반적인 반도체 메모리 장치와 3DS 구조를 갖는 반도체 메모리 장치에 동시에 적용 하는 것이 가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 일반적인 반도체 메모리 장치에서 오동작 없이 사용가능한 에디티브 레이턴시(AL) 셋팅 값이 'ALCL_1, ALCL_2'인 것으로 설명되고, 3DS 구조를 갖는 반도체 메모리 장치에서만 의미가 있는 에디티브 레이턴시(AL) 셋팅 값을 'ALCL_3'으로 설명되었는데, 이는 어디까지나 설명의 편의를 위한 실시예일 뿐이다. 즉, 일반적인 반도체 메모리 장치에서 오동작 없이 사용가능한 에디티브 레이턴시(AL) 셋팅 값이 'ALCL_1, ALCL_2'뿐만 아니라 'ALCL_3, ALCL_3, ALCL_4, ALCL_5, ...'등이 포함될 수 있으며, 이러한 경우에 3DS 구조를 갖는 반도체 메모리 장치에서만 의미가 있는 에디티브 레이턴시(AL) 셋팅 값은 일반적인 반도체 메모리 장치에서 오동작 없이 사용가능한 에디티브 레이턴시(AL) 셋팅 값보다 더 넓은 범위를 갖는 'ALCL_6, ALCL_7, ...'등이 될 것이다.
즉, 본 발명의 권리범위에는 일반적인 반도체 메모리 장치에서 설정 가능한 에디티브 레이턴시(AL) 세팅 값의 범위보다 3DS 구조를 갖는 반도체 메모리 장치에서만 설정 가능한 에디티브 레이턴시(AL) 세팅 값의 범위가 더 넓은 경우에도 아무런 문제없이 일반적인 반도체 메모리 장치와 3DS 구조를 갖는 반도체 메모리 장치에 동시에 적용 가능한 에디티브 레이턴시(AL) 세팅회로가 포함된다.
그리고, 전술한 본 발명의 실시예에서는 모드 레지스터 셋팅시 에디티브 레이턴시(AL)의 값을 셋팅하는 회로에 관해서만 설명되었는데, 이는 어디까지나 하나의 실시예일 뿐이며, 카스 레이턴시(CL)를 셋팅하거나 라이트 복구명령(Write Recorvery)을 셋팅하는 등의 모드 레지스터 셋팅 동작을 통해 설정될 수 있는 모든 옵션들을 셋팅하는 동작도 본 발명에 권리범위에 포함될 것이다.
그리고, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 200, 110, 210 : MRS 셋팅 블록
120 : 종래기술에 따른 AL 디코더
220, 230 : 본 발명의 실시예에 따른 AL 디코더
220 : 디코딩부
230 : 디코딩 동작 제어부

Claims (7)

  1. 모드 레지스터 셋팅시 입력 어드레스를 디코딩하여 다수의 모드 레지스터 세팅코드를 생성하는 디코딩부; 및
    상기 입력 어드레스의 값이 설정된 값과 일치하는 경우, 스택 신호에 응답하여 디코딩 결과가 예비코드 또는 모드 레지스터 추가세팅코드로서 출력되도록 상기 디코딩부의 동작을 제어하는 디코딩 동작 제어부를 포함하는 반도체 메모리 장치를 구비하며,
    다수개의 상기 반도체 메모리 장치가 적층되는지 여부에 따라 상기 스택 신호의 활성화여부가 결정되는 집적회로.
  2. 제1항에 있어서,
    상기 디코딩부는,
    상기 모드 레지스터 셋팅시 입력 어드레스에 따라 상기 다수의 모드 레지스터 셋팅코드 중 어느 하나의 코드를 선택하여 출력하는 집적회로.
  3. 제2항에 있어서,
    상기 반도체 메모리 장치는,
    모드 레지스터 셋팅시 상기 디코딩부에서 상기 다수의 모드 레지스터 세팅코드 중 어느 하나의 코드 또는 상기 모드 레지스터 추가세팅코드가 출력되는 것에 응답하여 설정된 내부동작을 수행하고,
    모드 레지스터 셋팅시 상기 디코딩부에서 상기 예비코드가 출력되는 것에 응답하여 이전 모드 레지스터 셋팅시 수행되던 내부동작을 계속 수행하거나 아무런 동작도 수행하지 않는 집적회로.
  4. 제1항에 있어서,
    다수개의 상기 반도체 메모리 장치가 적층되지 않는 것에 응답하여 상기 스택신호가 비활성화되고,
    상기 디코딩 동작 제어부는, 설정된 값을 갖는 상기 입력 어드레스에 응답하여 상기 디코딩부에서 상기 예비코드가 출력되도록 제어하는 집적회로.
  5. 제4항에 있어서,
    다수개의 상기 반도체 메모리 장치가 적층되는 것에 응답하여 상기 스택신호가 활성화되고,
    상기 디코딩 동작 제어부는, 설정된 값을 갖는 상기 입력 어드레스에 응답하여 상기 디코딩부에서 상기 모드 레지스터 추가세팅코드가 출력되도록 제어하는 집적회로.
  6. 제1항에 있어서,
    상기 다수의 모드 레지스터 셋팅코드는, 다수의 에디티브 레이턴시 세팅코드이고,
    상기 모드 레지스터 추가코드는, 에디티브 레이턴시 추가코드인 것을 특징으로 하는 집적회로.
  7. 제6항에 있어서,
    상기 반도체 메모리 장치는,
    모드 레지스터 셋팅시 상기 디코딩부에서 상기 다수의 에디티브 레이턴시 세팅코드 중 어느 하나의 코드 또는 상기 에디티브 레이턴시 추가세팅코드가 출력되는 것에 응답하여 리드 동작에 적용되는 에디티브 레이턴시 값을 결정하고,
    모드 레지스터 셋팅시 상기 디코딩부에서 상기 예비코드가 출력되는 것에 응답하여 이전 모드 레지스터 셋팅시 결정되었던 에디티브 레이턴시 값을 그대로 유지하거나 에디티브 레이턴시 값을 '0'으로 설정하는 집적회로.
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