4 1 9 8 0 9 ： A7 ___________B7 五、發明説明（1 ) [發明所屬之技術領域] 本發明係關於一種非揮發性半導體記憶體，且關於將具 有浮動閘極和控制閘極之MOSFET當作記憶單元，再利用浮 動閘極中之電荷量記憶資料的快閃型EEPROM，尤其是關於 虛擬接地構造者。 [習知技術] 圖1 9係以符號顯示習知之快閃型EEPROM。圖20(a)爲圖 19所示之記憶單元陣列之一部分的平面圖，圖20(b)爲沿著 圖20(a)之A-A線的截面圖。 在該種習知之記憶單元中，當在記憶單元上寫入資料時 ，係藉由在列線W L和行線B L上施加電壓且將V S S當作基 準電壓（例如接地電位）以在記憶單元上流動電流且在浮動兩 極上注入電子。又，在進行資料之抹除時，首先在所有的 記憶單元之浮動閘極上注入電子，且在所有的記憶單元中 使記憶單元之浮動閘極的狀態均等之後，將所有的列線設 在基準電位，且在被共同連接的記憶單元之源極上，即 VSS上施加高電壓，並利用隧道效應從浮動閘極將電子放 出至記憶單元的源極上以抹除資料。 經濟部中央標準局員工消费合作社印製 在該種習知之快閃型EEPROM中，由於係以鋁形成行線 BL·，且在二個記憶單元上共同連接記憶單元之没極區域和 行線’所以會有連接部之面積增加、或連接部之良率降低 的問題》 因此，被開發出虛擬接地構造的快閃型EEPROM。圖21 係以符號顯示虛擬接地構造之快閃型EEPROM。圖22(a) -4- 本紙張尺度it财CNS)祕級（21QX297公^^ "' 4 1 ^ y U 9 -η Α7 Β7 五、發明説明（2 ) 爲圖21所示之記憶單元陣列之一部分的平面圖，圖22(b)爲 沿著圖22(a)之A-A線的截面圖。 在虛擬接地型EEPROM中’構成記憶單元之源極或没極 的N +區域係成爲線B L 1〜B L 9。因此，由於在控制閘極c g 之下形成N +區域的行線BL1〜BL9，且行線BL1〜BL9和記 憶單无1 1至8 8的連接部不需要如圖2 0之記憶單元般，所以 不會發生記憶單元面積縮小和在記憶單元與行線之連接中 發生良率降低的問題。 在虛擬接地型EEPROM之浮動問極上注入電子以寫入資 料時’例如在記憶單元1 2上寫入資料的情況，藉由在列線 WL1和行線BL2上施加高電壓且將行線BL3當作基準電壓（ 例如接地電位）以在記憶單元〗2上流動電流且在浮動閘極玉 注入電子〇此時的行線B L 1雖是處於電氣浮動狀態，但是 利用被供給至列線WL1的高電壓使記憶單元1 1導通且僅以 行線B L 1之寄生容量透過記憶單元1就可由行線b L 2之高電 壓進行充電。爲了不使電子因該充電而注入至記憶單元i ! 之浮動閘極上，所以在各記憶單元上如圖2 2 (b)所示設有依 te制閘極C G以控制通道部的補償電晶體部Τγ 〇 f f。因此， 對記憶單元1 2進行資料之寫入時在高電壓被供給的行線 BL 2上連接有補償電晶體部的記憶單元丨丨之浮動閘極FG上 不會注入電子。 但是’由於該補償電晶體部不被設在記憶單元上，所以 只以此部分仍會有記憶單元尺寸變大的問題。 [發明所欲解決之問題] …度適用中國®家標毕（CNS)A4規;fS( 210X 297公楚 ----------扣衣— .{請先拗讀背面之注意事項再填寫本頁)
*1T .泉 經濟部中央標準局貝工消費合作社印製 A7 41 980 9 '^£ 五、發明説明（3 ) " 本發明係有鑒於如上述之問題點而成者，其係在於提供 一f非揮發性半導體記憶體，其構成爲在不需要行線和記 憶單几之連接部的虛擬接地型££1>尺〇]^中，藉由對記憶單 元採用資料之新寫入方法，就可不需要記憶單元的補償電 晶體部。 [解決問題之手段] 爲了解決上述問題，關於申請專利範圍第丨項之發明，其 特徵爲具備有：記憶單元陣列，具有浮動閘極極、控制閘極 極、汲極、源極、及通道區域，將依前述浮動閘極極中之 電荷量而記憶資料的記憶單元，排列成列方向及行方向的 矩陣狀，且具有連接同一列之記憶單元之控制閘極極的列 線、和共用相鄰的記憶單元之汲極及源極，同時連接同二 行之前述汲極及源極的行線；列解碼器，輸入位址信號用 以選擇前述列線者：行解碼器，輸入位址信號用以選擇前述 行線者；以及程式化機構，在前述記憶單元上用以將資料 程式化者，其中依前述程式化機構對前述記憶單元之資料 的程式化，係在對同一行之記憶單元的程式結東後，進行 鄰行的記憶單元之程式，而對前述記憶單元之資料的程式 化，係控制成由前述記憶單元陣列之一端的行開始者。如 上所述，由於對記憶單元陣列之程式化係從—端之行線依 序進行，所以在將程式結束後之行線相鄺的行線予以程式 化時，被連接至已結束程式之相鄰的行線之記憶單元就不 會發生記憶資料之誤寫入。因而補償電晶體就變成不需要。 又’有關申請專利範圍第2項之發明，係在有關申請專利 -6- 本紙張尺度適用中國國家標準（CNS ) A4规輅{ 210X 297公尨) -—-- 批衣------1τ-------泉 -請先測讀背雨之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印" 4丨 980 9 kl 67 五、發明説明（4 』請 I先ί Ί I I 之I 注 意 事I 項I 再 填I I裝 頁 範圍第1項之發明中，其特徵爲：前述列解碼器對前述記憶 單元輸入程式資科，且在依前述位址信號所選擇的列線上 ，基於前述程式資科而供給高電壓，並進行是否在前述浮 動閘極上注入電子的控制。因此，就可在寫入資料變成，1, 的5己憶單元之字線上施加高電壓。 又，有關申凊專利範圍第3項之發明，係在有關申請專利 範圍第1項或第2項之發明中，其特徵爲：更具備有依前述行 解碼器進行前述行線和前述程式化機構之連接控制的行選 擇機構，當依序從端緣將相鄰的三條行線作爲、第—行線、 訂 第二行線、第三行線時，前述程式化機構就會介以前述行 '選擇機構，在前述第一行線上供給高電壓，同時在前述第 二行線上供给基準電壓，且進行汲極與前述第—行線連盛 而源極與前述第二行線連接之記憶單元的程式，並在前述 汲極與前述第一行線連接而源極與前述第二行線連接之記 憶單元的程式結束時，介以前述行選擇機構在前述第二行 線上供給高電壓，同時在前述第三行線上供給基準電壓， ί 且開始汲極與前述第二行線連接而源極與前述第三行線連 接之記憶單元的程式。 經濟部中央標準局員工消费合作社印製 又，有關申請專利範圍第4項之發明，係在有關申請專利 範圍第3項之發明中，其特徵爲：前述程式化機構，係在進 行前述汲極與前述第二行線連接而源極與前述第三行線連 接之記憶單元的程式之際，會在前述第一行線及與程式結 束之圯憶單元連接的行線上供給高電壓。因此，連接程式 結束之記憶單元的行線由於會同時被設定在高電壓，所以 本紙張尺度適用中國國家榡準（CNS ) Λ4規柢（210Χ297公趁） A7 B7 4,98〇9 、 五、發明説明（ 加心Γ 程式化之際即使在記憶單元之列上舜 :電，流亦不會在程式結束之記憶單元上流動。 申請專利範圍第5項之發明，係在有關申請專利 二3:,發明中，其特徵爲:前述程式化機構，係在進 =口與前述第二行線連接而源極與前述第三行線連 击、二:：凡的程式之際，會使前述第-行線及與程式結 。.¾ Ά連接的行線呈開放狀態。因a，電流不會在 糕式結束之記憶單元上流動。 =有關中請專利範圍第6項之發明，係在有财請專利 第2項<發明中’其特徵爲：更具備有電源祕供給機 構以使=給至前述列解碼器之電源電壓値產生變化，在使 供給至前述列解碼器之電源電壓値產生變化，且對前述，己 憶^元進行f料程式化時，會錢選擇之料列線上，對 應則述記憶單元所程式化之資料供給電壓。 又，有關申請專利範圍第7项之發明，其特徵爲：在抹除 前述記憶單元所程式化之資料之後，在進行前述記憶單元 ^資料抹除狀態之核對時，前述電源電壓供給機構會將比 通常讀出時之電源電壓還低的電源電壓供給至前述列解碼 器上。因此，在核對抹除狀態時施加低於前述通常讀出時 的電源電嬰以反覆抹除動作直到記憶單元呈導通爲止，將 導通時之電源電壓作爲基準就可決定抹除時之記憶單元的 臨界値電壓。 又，有關申請專利範圍第8項之發明，係在有關申請專利 範圍第2項之發明中，其特徵爲：前述列解碼器係在與依前 本紙張尺度適用中國國家標芈（CNS ) Λ4規格（210X 297公楚） 請先-(¾讀背面之注意事項再填寫本頁) 訂 經濟部中央標準局貝工消费合作社印紫 A7 B7 經濟部中央樣準局員工消費合作社印製 五、發明説明（ 述位址信號所選擇的複數條列線連接的記憶單元上同時進 行程式化。 又，有關申請專利範圍第9項之發明，係在有關申請專利 範圍第8項之發明中，其特徵爲：前述列解碼器更具備有閂 鎖％路用以保持寫入與前述複數條列線連接之記憶單元内 的資料。因此’就可同時將被串列輸人之不同的寫入資料 寫入於複數條列線上。 又，有關申請專利範圍第丨〇項之發明，其特徵爲具備有： 複數個記憶單元陣列’具有浮動閘極極、控制開極極、汲 極、源極、及通道區域，將依前述浮動閘極極中之電荷量 而-己憶資料的！己憶單元’排列成列方向及行方向的矩陣狀 ，且具有連接同-列之記憶單元之控制閘極極的列線、系 共用相鄰的記憶單元之汲極及源極，同時連接同一行之前 iii ;及極及源極的行、線’第—行線’與前述複數個記憶單元 陣列之行線對應者；開關f晶體，其—端與前述記憶單元 陣列之則述行、線連接，而另_端與前述第二行線連接者； 列解碼器’輸人位址信號用以選擇前述列線者；行解碼器 ’輸入位址信號用以選擇前述行線者，·以及程式化機構， 在前以憶單元上^將資料程式化者’纟中依前述程式 化機構對前述記憶單元之資料的程式化，係對於利用前述 開關電晶體而與前述第二行線連接的記憶單元陣列，在對 同-行之記憶料的程式結束後，進行鄰行的記憶單元之 程式’而對前述記憶單元之資料的程式化，係被控制成從 前述記憶單元陣列之一端的行開始者。因此，由於記憶 9- 本紙張尺度適用中國國家標準（CNS ) A4規枱（210X 297公漦 ί-衣 -(l· ί I -- i I —---- .f精先邶讀背面之注意事項再填It·?本頁) ^ ί 9 8 0 9 i» A7 ____ B7 經濟部中央標率局貝工消费合作社印來 五、發明説明（7 ) " —一-- 元被分割成複數個記憶單元陣列，所以即使記憶體容量變 大由於與1個行線連接的記憶單元之數量亦不會增加，所以 行線之寄生容量不會增加。 有關申請專利範圍第Μ之發明，係在有關中請專利範 圍第10項之發明中，其特徵爲：與構成同一記憶單元陣列之 行線連接的前述開關電晶體係被連接至前述行線之同一方 向的一端上。因此，由於與前述開關電晶體之閘椏連接， 且控制該導通/截止的信號線會變成丨條，所以可縮小專有 面積。 有關申請專利範圍第12項之發明，係在有關申請專利範 園第1 〇項之發明中，其特徵爲：前述開關電晶體，係當設在 前述行線之兩端而對應的記憶單元陣列被選擇時其雙方足 前述開關電晶體會與前述第二行線連接。因此，行線由於 會從其兩端被充放電，所以可縮小行線之電阻。 有關申請專利範圍第丨3項之發明’係在有關申請專利範 圍第10或12項之發明中，其特徵爲：藉由同時選擇前述複數 個記憶單元陣列之前述開關電晶體，以同時在複數個記憶 單元陣列上進行程式化 有關申請專利範圍第1 4項之發明，其特徵爲：記憶單元， 由第一導電型半導體基板、形成於前述第一導電型半導體 基板上的第一導電型之没極及源極區域、在前述没極區域 和源極區域間之通道區域上介以絕緣膜所形成的浮動閘極 、及在前述浮動閘極上介以絕緣膜所形成的控制閘極所組 成者’複數條行線’連接同一列之記憶卓元的前述控制閘 -10- (請先閱讀背面之注意事項再填寫本頁} .HH ........ .裝. .訂 本紙張尺度適用中國國家標準（CNS ) Λ4規枯（210Χ 297公浼） 4 經濟部中央標準局員工消费合作社印製 d 8 Ο 3 '4 A7 -----------------B7 五、發明説明（S ) 極者，複數條行線共有相鄰之記憶單元的前述汲極區域及 則述源極區域，同時連接同一行之前述汲極區域及源極區 域者；記憶單元陣列，配置成前述複數條列線和前述複數 條行線互相交又者；以及導電膜，在該記憶單元陣列上介 以絕緣膜所形成者。 有關申請專利範圍第1 5項之發明，其特徵爲：記憶單元， 由第一導電型半導體基板、形成於前述第一導電型半導體 基板上的第二導電型之汲極及源極區域、在前述汲極區域 和源極區域間之通道區域上介以絕緣膜所形成的浮動閘極 、及在前述浮動閘極上介以絕緣膜所形成的控制閘極所组 成者；複數條列線’連接同一列之記憶單元的前述控制閘 極者；複數條行線’共有相鄰之記憶單元的前述没極區璉 及如述源極區域，同時連接同一行之前述汲極區域及源極 區域者；複數個開關電晶體，將其一端連接在前述複數條 行線之一端上者；記憶單元陣列，配置成前述複數條列線 和前述複數條行線互相交又者；第二行線，在前述複數個 記憶單元陣列上介以絕緣膜所形成，且與前述開關電晶體 之另一端相連接者；以及導電膜，在該記憶單元陣列和第 二行線上介以絕緣膜所形成者。 又’有關申請專利範圍第1 6項之發明，係在有關申請專 利範圍第14或第15項之發明中，其特徵爲：在前述導電膜上 施加預定的電位，在前述行線間之前述半導體基板表面不 存在前述列線之區域上形成有反轉層，以防止在相鄰之前 述汗線間形成有電流路徑之情形。因此，在由擴散層所形 -11- 本紙張尺度適用中國國家標準i~CNS ) Λ4規格（------- ----------裝------訂 ，(請先間讀背面之注意事項再填荈本頁) 經濟部中央標準局貝工消費合作社印製 五、發明説明（9 ) ~ 成之行線間不在其上部具有控制閘極的部分，可防止因在 基板表面上形成有反轉層而發生不正常的洩漏電流之情形。 又，有關申請專利範園第1 7項之發明，係在有關申請專 利範圍第1 4至1 6項之發明中，其特徵爲：更具備有列解碼器 ，輸入位址信號用以選擇前述列線者；行解碼器，輸入位 址信號用以選擇前述行線者；以及程式化機構，在前述記 憶單元上用以將資料程式化者，其中依前述程式化機構對 則述記憶單元進行資料之程式化，係在對同一行之記憶單 元的程式結束後，進行鄰行的記憶單元之程式，而對前述 記憶單元之資料的程式化，係控制成由前述記憶單元陣列 之一端的行開始者。因此，可有效率地控制縮小專有面積 後的記憶體。 ， [發明之實施形態] * 參照圖1説明本發明之一實施例。圖丨係將記憶單元配置 成8列8行之矩陣狀者。同一列之記憶單元係連接在列線 WL1-WL 8之任一條上，同一行之記憶單元’係各汲極被連 接在同一條行線上，而各源極被連接在同一條行線上。例 如，记憶早元1 1〜1 8之ί及極係各自被連接在行線b [ 1上， 而記憶單元1 1〜1 8之源極係各自被連接在行線B L 2上。又 ，該行線BL 2亦被連接在同一行之記憶單元2丨〜2 8的汲極 上。列線W L 1〜W L 8被連接在列解碼器1 〇 1上〇又，行線 BL 1〜BL9係介以由行解碼器1 〇2之輸出信號所控制的行線 選擇機構103而被連接在程式化機構1〇4上。 行選擇機構1 0 3係由複數個Ν通道型電晶體所構成。在行 -12- 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210x297公楚） 3— I .. '1τ ,(請先聞讀背面之注意事項再填寫本頁) ——~__ 經濟部中失標準局員工消费合作社印繁 419809 _ B7 五、發明説明（10 ) 線BL1上連接有電晶體ia和lb之汲極，在行線BL2上連接 有電晶體2a，2b，lc之汲極。同樣在行線BL3-BL8上連 接有電晶體3a〜8a、3fe~8b、2c〜7c之没極，在行線BL9上 連接有電晶體9 b和8 c。又，在電晶體1 a~ 8 a之閘極上供給 有由行解碼器1 02輸出的控制信號CU1〜CU8，在電晶體 lb〜9b上輸入有由行解碼器1〇2輸出的控制信號CB 1〜CB9 ’在電晶體1 c〜9 c上輸入有由行解碼器I 0 2輸出的控制信號 CL1〜CL8。 程式化機構104係由資料寫入電路105、感測放大器106 、偏壓電路107及接地電路108所構成。資料寫入電路1〇5 係介以由外部信號W控制導通/截止之N通道型電晶體T r 2， 而感測放大器1 0 6係介以外部信號R控制導通/截止之N通遣 型電晶體Trl，與行選擇機構1〇3之電晶體la〜8a共同連接 。偏壓電路107係與行選擇機構1〇3之電晶體lb〜9b共同連 接。接地電路108係與行選擇機構1〇3之電晶體lc~8c共同 連接。 資料之程式化，係由與記憶單元陣列之端緣的行連接之 s己憶單元開始進行，在一個行之所有的記憶單元上完成程 式化之後，就會開始進行鄰行之記憶單元的程式。例如， 程式從被連接至行線B L 1之記憶單元開始，而其次被連接 在行線B L 2之記憶單元會被程式化，依序被連接在行線 B L 3、B L 4 ...之記憶單元會陸續被程式化。若程式從被連 接在行線B L 9之記憶單元開始的話，則在對被連接在b l 9 之所有的記憶單元之程式完成之後，其次被連接在行線 -13- A7 I —I— II - I - 1 —^― —I! I - - - -II 〜^- I: i I - -. 1^1 n X. ’-β I 」請先閱讀背面之注$項再填寫本頁) 本纸張尺度it财關¢1料（⑽> Λ4^ΤΤΐ〇7297ΐ^Τ 經濟部中央標準局員工消f合作社印絮 / 41y809 、 A7 五、發明説明（11 ) -' BLSdj*單元就會進行程式化，其次與行㈣^、咖 相都行的記憶單元就會陸續被程式化。 。對圮億單元之資料之程式化，係在連接有被選擇的記憶 單凡之汲極的行線上供給高電壓，同時在其源極上供給基 =電壓（例如接地電壓）。接著在記憶單元之浮動閘極上注入 黾子時，會在被選擇的記憶單元上連接有控制閘極，即連 接有被，擇的記憶單元之列線上供給高電壓。藉此電流會 在屺憶單元之通道上流動而通道區域之電子會注入至浮動 間極上。在被選擇的記憶單元之浮動間極上不注入電予時 ，即持續保持浮動閘極被抹除的狀態時，會在被選擇的列 線上供給基準電位（例如接地電位）。 更進一步説明有關本發明之半導體記億體之資料抹除发 程式動作。 在對記憶單元之資料程式化之前，即資料寫入之前，進 行記憶單元之資料抹除。亦即記憶單元在將資料程式化之 則會進行資料之初期化且在全部被設定成2進制資料之一方 的記憶狀態後，才選擇性寫入2進制資料之另一方的資料。 又，在進行資料抹除之前會在抹除資料之所有的記憶單元 的浮動閘極上注入電子。亦即事先將應抹除之記憶單元的 初期狀態設爲相同，之後藉由抹除，以使抹除後之記憶單 元之臨界値電壓的分布均等接近。對該抹除前之記憶^元 注入電子，係與上述之資料程式化同樣地在行線Bu上供 给高電壓，且將行線BL2設定在基準電位，依序將列線 WL1至WL8設在高電壓並依序在記憶單元丨丨〜丨8上注入電 本纸張尺度適用中國國家標準（CNS ) Λ4規格（210><297公犮）
(锖先聞讀背韵之这意事項^^"本莨J ------'τ------嚷------- 419809 < A7 ________B7 ______ 五、發明説明（12 ) (讀先閱讀背面之注意事項再填寫本頁) j I .>___ 經濟部中央標準局員工消资合作杜印製 子。之後在行線BL2上供給高電壓，且將行線BL3設定在 基準電位，依序將列線WL 1至WL 8設在高電壓並依序在記 憶單元21〜28上注入電子。反覆此由BL3至BL9爲止以在 所有的記憶單元之浮動閘極上注入電子。或者是，若將所 有的行線設定在基準電位上，而將所有的列線設定在高電 位的話，則電子會因隧道效應而從通道區域注入至浮動閘 極上。當如此地完成電子之注入時，會將所有的列線設在 基準電位，且在行線上供给高電壓。因此，浮動閘極之電 子會被行線之高電壓拉出’且會因隧道效應而被放出β 在該放出之後進行讀出，並核對放出量是否佳，若放出 量不足的話就更進一步放出’反覆電子之放出和讀出直到 記憶單元達最佳的臨界値電壓爲止。用以確認該抹除狀慧 的讀出，係將列線，即供給至記憶單元之控制閘極的電壓 設定比通常讀出時還低的値，若進行則佳。接著，以該較 低的電壓進行記憶單元是否爲導通之核對。若記憶單元導 通的話由於纪憶單元之臨界値電壓變得比供給至列線上的 β壓還低，所以尤可以該列線之電壓爲基準來決定抹除完 成時想設定的記憶單元之臨界値電壓。此情況，在後述之 圖4所示的列解碼器中，由於電源電壓▽1被輸出至被選擇 的列上，所以只要使該電源電壓V1產生變化即可。亦即， 若設置電源電壓供給機構，在進行資料之程式化或抹除完 成之核對時使電源電愿VI產生變化的話，則可使列解碼= 的電話構成簡單。 灯線BL卜BL9，係各自使閘極與由信號⑼丨〜cb9所控 -15- -------- 本紙張尺度適用中國國家標準（CNS ) Λ4規核（210x297公梦） 4 1 9 80 9 4 A7 —-_____Jl_____ 五、發明説明（n ) — 制的電晶體lb-9b之一端連接，而該等的電晶體lb〜9b之另 —端，則共同與偏壓電路連接。該偏壓電路107雖於後述， 但是在抹除資料時會輸出可抹除資料的高電壓，而在讀出 資料時會輸出預定的電壓。行線BL1〜BL8，係各自使閘極 與由信號CU卜CU8所控制的電晶體la~8a之一端連接，而 該等的電晶體la〜8a之另一端，則共同連接，且在讀出資料 時會介以導通的電晶體Tr 1與感測放大器1 〇6連接，同時在 將資料程式化時，即寫入資料時會介以導通的電晶體Tr2與 資料寫入電路105連接。行線BL2〜BL9，係各自使閘極與 由信號CL卜CL8所控制的電晶體lc〜8c之一端連接，而該 等的電晶體lc~8c之另一端，則共同與接地電路1〇8連接。 經濟部中灰標嗥局貝工消f合作社印製 ί I 扣衣 -[ (請先閲讀背面之注意事項再填寫本頁) _ _ · - 信號CU1〜CU8，信號CL1〜CL8及信號CB1〜CB9係成 位址輸入A3、A4及A5來決定其邏輯位準。如圖2及圖3的 眞値表所示信號W及信號R皆在抹除邏輯'〇 1之資料時，信號 CU1〜CU8、信號CL1〜CL8全部會變成邏輯，〇'，且使該等 信號所供给的電晶體1 a〜8a、1 c〜8c截止，而信號 CB1〜CB9全部會變成邏輯'1，，而該等信號所供給的電晶 體lb〜9b會全部導通，行線BL1〜BL9會與偏壓電路1〇7連 接以供給抹除用的高電壓。在進行該抹除時列線 WL1〜WL8會全部被設定在邏輯_〇’（例如接地電位）。在進 行抹除狀態之核對用的讀出時會將供給至後述之列解碼器 101的電源電壓VI設定在预定的電壓。 其次參照圖1及圖2就資料之程式化加以説明。在進行資 料之程式化時，信號W被設定在邏輯而信號R被設定在邏 -16· 本纸伕尺度適用中國國家標羋（CNS ) A4規輅（210X 297公楚〉 4 19 8 0 3 五、發明説明（14 ) 經濟部中央標準局貝工消费合作社印紫 輯W。在本實施例中，會從與行線BL1連接的記憶單元至 行線B L 8依序進行程式。該記憶單元之位址指定，係由位 址輸入A3、A4及A5所決定，當A3=A4 = A5 = _0_時，行線 BL1和BL2之間的記憶單元會被程式化，當Λ〗—：!1、 A4 = A5 = _0'時行線BJL2和BL3之間的記憶單元會被程式化 ，且被程式化的記憶單元之行會隨著位址信號之増加而依 序移動，最後在A 3 = A 4 = A 5 =1 Γ時行線B L 8和B L 9之間的 記憶單元會被程式化。當位址輸入A3=A4 = A5 =，0,時會被 設定成信號CU1=，1，，信號CU2〜CU8 = _0，，信號 CL1〜CL8 = ’l，。因此行線BL8和BL9，會介以在閘远上供 給1之k號CLI〜CL8的電晶體lc~8c而與接地電路連 接’且供給接地電位。行線B L I，會透過在閉極上供給， 之信號C L 1的電晶體1 a、和連接該電晶體而在閘極上供給 信號W的電晶體Tr2，如圖1所示會與資料寫入電路〗〇5連 接。因而在行線BL1上，會從資料寫入電路1〇5供給高電壓 。方被選擇的列線被設定在高電壓的話，則電流會透過與 該列線連接的記憶單元從行線B L 1流至B L 2且在記憶單元 之浮動閘極上注入電子而寫入資料。另外被選擇的列線， 若保持爲與非選擇的列線同基準電位的話則由於電流不會 在被選擇的記憶單元上流動，所以浮動閘極會維持抹除狀 態而不進行資料之寫入。當對行線BL I和BL2之間的記憶 單元之資料程式化結束時，位址就會變化成A3 =,丨，、 八4；=八5 = 1〇’而行線BL1和BL2之間的記憶單元會被程式化 两A3 = ’i’、A4 = A5 = ’0’時，如圖2所示會被設定成信號 -17- 本紙狀度適财關幻绅（CNS) M規格 (210X2们公犮） 經濟部中央標準局員工消費合作社印製 4 1 980 9 -Η Α7 r~~—：_^__ 五、發明説明（15 ) CUl=CU2 = 'l’，CU3 〜CU8 = '0，，另外信號 CL1 = '0'， CL2~CL8 = ’l,。因此在行線bli、BL2上會供給高電壓而 行線B L 3〜B L 9會被設定成接地電位。當被選擇的列線被設 定成高電壓的話，則電流會透過在行線B L 2和B L 3之間的 間極上供給有高電壓的記憶體而流動且在該記憶單元之浮 動閘極上注入電子。另外行線B L 1和B L 2之間的記憶單元 即使在閘極上注入電子。另外行線B L 1和B L 2之間的記憶 單元即使在閘極上供給有高電壓由於行線B L 1和B L 2皆會 被設定成高電壓，所以在該等行線之間的記憶單元上不會 流動電流’且臨界値狀態不變化。在本實施例之情況雖然 行線B L 1和B L 2皆被設定成焉電壓，但是如圖3所示亦可將 信號CU1設爲'〇,而從資料寫入電路中切離行線bli。 ^ 如此地將供给高電壓的行線和供給接地電位的行線在圖1 之實施例中依序往右移進行資料之程式。若資料之程式結 束的話’則將全部的列線設在基準電位，將信號C u 1〜c U 8 設爲’ 0 1，將信號C L 1〜C L 8設爲1丨，，將行線設在接地電位 以放出被充電的行線電位。此時，由於會在行線B l r上殘 .田南境壓，所以行線B L 1係以設置有設在接地電位的機構 爲人所期望。 其次’就來自以上述順序程式化的記憶單元之資料讀出 加以説明。在讀出資料時，信號W被設定在邏輯，Ο,而信號R 被設定在邏輯1丨'。當位址輸入AStAAsASdO1時，位於行 線B L 1和B L 2之間的記憶單元11〜1 8中之任一個會被選擇。 此時如圖2所示，由於信號CU 1及信號CL I被設定成邏輯 -18- 本紙張尺度適用中國國家標準（CNS ) Λ4規格\ 210χ_&公努)~~ " '-- ---------裝------訂 « (請先閱讀背面之注意事項再填寫本頁) I__·- 經滴部中央操準局負工消费合作社印製 4 1 9 8 0 9 A7 ________B7 五、發明説明（I6 ) "1 ” ’所以供給該信號C U i及信號C L 1的電晶體丨a、i c會 導通，行線B L 1，會介以信號c U 1被供給至閘極上的電晶 體U和供給邏輯，1，之信號尺而導通的電晶體Tr2與感測放大 器1 0 6連接。行線BL 2，係介以信號c L 1供給至閘極上的電 晶體lc與接地電路108連接，並供給接地電位。例如在列線 WL1被選擇而呈邏輯，丨，時記憶單元丨丨會被選擇。另一方面 ，信號CB1、CB2呈邏輯，0·，信號CB3〜CB9呈邏輯_1，， 非選擇的行線B L 3 ~ B L 9，係介於該等信號c B 3〜C B 9供給 至閘極上的電晶體3b〜9b與偏壓電路丨〇7連接且供給預定的 電壓。另外，非選擇的行線，並不須特別預先設定在預定 電位’且供給k號CB1〜CB9的電晶體亦可保持截止狀態。 當列線WL 1被選擇時，列線WL 1會呈邏輯，1，（例如5 V): 而剩餘的列線則會呈邏輯1 〇 ’。此時可從記憶單元〗】中讀出 資料。在該狀態下當位址輸入A3變化成邏輯11，時，信號 CU1、CLI會變化成邏輯·〇_，而信號CU1、CL2會變化成 邏輯1 1'。因此，行線BL2與感測放大器1 〇6連接，而行線 BL3與接地電路108連接。另外由於信號CB3會變化成邏輯 '〇1 ’而信號C B 1會變化成邏輯11，，所以在行線B L〗上會從 偏壓電路1 0 7供給預定電位《在該狀態下記憶單元2 1被選 擇。在記憶單元2 1被選擇的狀態下，當位址輸入a 3變化成 邏輯W，而位址輸入A4變化成邏輯時，記憶單元31被 選擇，而在記憶單元31被選擇的狀態下，當位址輸入A3變 化成邏輯T時記憶單元4 1被選擇。在該記憶單元4 1被選擇 的狀態下，當位址輸入A 3、A 4變化成邏輯10 1而位址輸入 -19- 本紙張尺度適用中國國家標準（CNS ) Λ4規栝（210X297公犮） ---------裝------訂------涑 -- (請先别讀背面之注意事項再Ji寫本頁) 經涝部中央標毕局負工消费合作社印製 ΚΊ Β7 五 '發明説明（17 ) A 5變化成邏輯'Γ時記憶單元5 1被選擇。在該記憶單元5 1 被選擇的狀態下，當列線WL 1變化成邏輯1 〇1，而列線WL2 變化成邏輯_ 1 ’時，由於列線WL 2被選擇，所以下次記憶單 元5 2會變成被選擇的狀態。 就選擇記憶單元1 1時更進一步加以詳細説明。如上述般 ’會在行線B L 2上供給接地電位。亦即與記憶卓元1 I之行 B L 2連接的一端，會與接地電位連接。又，行線B L 1，即 記憶單元1 1之另一端會與感測放大器1 〇 6連接。記憶單元 會以其臨界電壓的大小來記憶邏輯·〇,和邏輯’1，。亦即在進 行資料之程式化時在浮動閘極上注入電子的記憶單元之臨 界電壓會變高，而在進行資料之程式化時電子未被注入而 保持抹除狀態的記憶單元其臨界電壓:會很低。當臨界電處 很高時列線就會變成邏輯'厂且即使記憶單元被選擇，該被 選擇的記憶單元亦不會導通，而當臨界電壓很低且被選擇 時就會導通。現在，行線B L 1和B L 2之間的記憶單元之中 ，列線WL2至列線WL 8由於爲邏輯'〇 1且爲非選擇狀態所以 與列線WL2至列線WL8連接的記憶單元會截止，而記憶單 元1 1在臨界電壓很高時，即使列線W L 1爲邏輯1 1，由於記憶 單元1截止，所以行線B L 1，會在感測放大器之負載電晶體 上充電，而該被充電的狀態會在感測放大器上被檢測出， 例如被判定記憶單元1 1之記憶資料爲邏輯Τ。在記憶單元 1 1之臨界電壓很低時，由於記憶單元1 1會導通，所以行線 BL1，會透過記憶單元11及行線BL2，而朝向接地電位放 電，該放電狀態會在感測放大器1 〇 6上被檢測出，例如被判 -20- 一 ____ 本紙張用中囷國家標準（CNS > Λ4規格（210X 297公牮) " ~ ---------裝------訂------象 (锖先聞讀背而之注意事項再填将本頁) 4 1 9 8 Ο K A7 B7 經漪部中央標準局員工消费合作社印製 五、發明説明（18 ) 定記憶單元1 1之記憶資料爲邏輯1 (T。在記憶單元2 1被選擇 時，行線BL2會與感測放大器1〇6連接，而行線BL3會與接 地電位連接。因而行線BL2，會在記憶單元21之臨界電壓 很高時，與行線B L 3呈被電氣分離的狀態，因此行線B L 2 會在感測放大器之負載電晶體上充電，且該被充電的狀態 會在感測放大器上檢測出。另一方面，在記憶單元2 1之臨 界電壓很低時，行線BL2會透過記憶單元21及行線BL3而 朝向接地電路1 0 8放電，該放電狀態會在感測放大器1 〇 6上 檢測出。 然而，如此所構成的半導體記憶體，在記憶單元之臨界 電壓很低時，若列線爲邏輯11，則即使資料未被讀出亦會導 通。例如在記憶單元4 1被選擇且該記憶單元4 1之臨界電麈 很高時雖然該記憶單元4 1會截止，但是若記憶單元4 1之相 鄰的記憶單元3 1之臨界電壓很低的話，則記憶單元3 1就會 導通。例如在圖1之記憶單元3 1及被配置於記憶單元3 1之 右側且與列線W L 1連接之所有的記憶單元2 1、1 1之臨界電 壓很低時，會透過該等記憶單元，且行線B L 4及行線B L 4 之右側的行線全部皆會透過記憶單元而被連接。現在當該 等行線皆處於接地電位時，感測放大器丨〇6之負載電晶體， 在行線B L4被充電時會透過記憶單元而b L4之右側的全部 行線亦會被充電，且在完成該等的充電之前，記憶單元4 1 之資料會變成無法讀出且資料之讀出速度亦會變慢。因此 非選擇的行線’會因偏壓電路1〇7而被充電至預定的電位。 因此，若可獲得預定的讀出速度的話，則非選擇的行線就 -21 * I ---- I..... ..... -1'1 I: . _ I _ I T 0¾..-0 請先閲讀背面之注意事項再填寫本頁) _4__,___- 本紙浪尺度適用中國國家標準（CNS ) Λ4規栳（210X29"?公茇） 4 1 9 80 9Α7 ____ Β7 經濟部中央樣準局貝工消費合作社印製 五、發明説明（19 ) 可無須預先設定在預定電位上。 另外，資料之程式雖然在哪一個記憶單元上皆可任意進 行，但是如上述般係以從記憶單元陣列之端緣的行中依序 朝内側進行者佳。此係例如在從記憶單元4 1開始程式時， 會在行線BL4上供給電壓，且在行線BL5上提供基準電位 。此時在列線WL1上若供給高電壓則電子會被注入至記憶 單元41之浮動閘極上。由於在列線WL1上供給有高電壓， 所以記憶單元3 1 ' 21 ' 11會處於導通狀態。因此，即使行 BL3、BL2、BLI呈電氣浮動狀態，亦會從行線bL4透過 記憶單元3 1、2 1、1 1，而使將存在於行線b L 3、B L 2、 B L 1上的容量予以充電的電流流動。恐會有因該電流而使 電子誤注入至記憶單元3 1、2 1、1 1之浮動閘極上之虞β爲 了迴避此問題’雖然只要在行線B L 3、B L 2、B L 1上與行 線B L 4同樣供給高電壓以使電流不流至記憶單元3 1、2 1、 1 1上即可，但是對於在任意地址的記憶單元上進行程式化 而言，就必須一度將被充電至行線上的高電壓子以放電。 例如在將記憶單元4 1程式化之後將記憶單元1 1程式化時， 由於必須將行線B L 2作爲基準電位，所以行線B L 4、B L 3 、BL2之高電壓會被放電而被充電的電荷就會形成浪費。 、因此’若與行線BLI ' BL2依序供给高電壓的話則由於沒 有必要將高電壓予以放電所以就可有效來使用電荷。因此 在本發明中，係依序從記憶單元陣列之端緣的行中進行程 式化者。 圖4係顯示本發明中之列解碼器的一例。該列解碼器，係 -22- 本紙張尺度適用中國國家標準（CNS )以规秸（210X297公荩） (讀先閱讀背面之：vi意事項再"寫本頁) .裝. 訂 泉 419809 A7 B7 五、發明説明（20 依位址輸入AO、A1、A2而選擇8條的列線。圖5(昀係顯示 在記憶單元上程式化之資料爲邏輯，丨，之情況的資料裎式時 的眞値表。在本實施例中，當資料爲邏輯，〗，時會在記單 元之浮動閘極上注入電子且將記憶單元之臨界電壓設定的 很高。圖5(b)係顯示在記憶單元上程式化之資科爲邏輯 之情況的資料程式時的眞値表。圖4爲列解碼器電路的—例 。另外，信號D係由圖6 ( b)所示之電路中所得者，信號w、 R、DIN和信號D的關係可以圖6(a)所示的眞値表來表示。 圖6中，·ί&號DIN係應被寫入於記憶單元内的資料。信號 W及R在皆爲邏輯，〇,時，列解碼器會變成抹除模態而資科d 會變成邏輯，0,。此時在圖4中，基準電位會被供給至所有的 列線上。在信號W爲邏輯，11，而信號R爲邏輯，〇 _時，列蛣 碼器會變成程式模態而資料1)會變成與DIN相同的邏輯◦此 時在圖4中，資料D係按照應寫入的資料DIN之邏輯而被輸 入，當應寫入的資料DIN爲邏輯M，時高電壓會被供給至由 位址A 0〜A 3所選擇的一個列線上。又，當信號w爲邏輯，〇，
，而仏號R爲邏輯’ 1,時，列解碼器會變成讀出模態而資料D 會變成邏輯’厂。圖4中，當資料D爲邏輯，厂時由位址 經濟部中央標率局負工消费合作社印製 請先閲讀背而之注意事項再填寫本頁) —'· A0〜A3所選擇的列線之—個會變成邏輯，丨，且供給電源電壓 VI。 該圖4至圖6所示的實施例，雖係顯示將關於1條列線的記 憶單元進行程式化的情況，但是藉由將圖4、圖6變成例如 圖7、圖8所示般，則就可同時將關於2條列線的記憶單元進 行程式化。 -23- 國家_ (( 2SGx 297·^ ) 4 彳 980 9 A7 B7 經濟部中央標準局員工消費合作社印¾ 五、發明説明（21 ) 首先’如圖7所示在與位址輸入Ai所輸入之電晶體Tr3連 接的電晶體Tr 4上輸入有信號di，而在與位址輸入/A1所輸 入之電晶體Tr5連接的電晶體Tr6上輸入有信號。亦即在 關於位址輸入A 1、/A 1的解碼器上輸入有各自相異的資料 ° 6號D 1係成爲在位址輸入a 1爲邏輯_丨《時所寫入的資料 ’而信號D 2係成爲在位址輸入a 1爲邏輯，〇 ’時所窝入的資 料。在程式化時當變成位址輸入A 1 =/A 1 =邏輯，1'時，其對 應的2條列線會被同時選擇，且基於信號D 1、D 2可在關於 對應2個資料之2條列線的記憶單元上同時進行程式化。此 情況例如只要利用閂鎖電路等來記憶位址輸入A 1爲邏輯，， 時所應寫入的資料和位址輸入A 1爲邏輯1 ，時所應寫入的資 料之2個資料即可。以下係使用圖7至圖9來加以説明。一 圖8中，由外部所供給的寫入資料DIN，係在位址信號 A 1與閂鎖信號L A皆爲邏輯’ 1，時，會被閂鎖在閂鎖電路部！ 上且輸出信號D 1，而在位址信號a 1爲邏輯'〇1而閂鎖信號 L A爲邏輯'1 1時，會被閂鎖在閂鎖電路部2上且輸出信號〇 2 。該主要信號之電壓波形係顯示在圖9中。位址信號a 1爲 邏輯1 01時的寫入資料DIN(邏輯| I ’）係可依閂鎖信號90 1而 閂鎖在閂鎖電路部2上，而位址信號a 1爲邏輯1 1 _時的寫入 資料DIN (邏輯'11)係可依閂鎖信號9 〇 2而閂鎖在閂鎖電路 部1上。之後’寫入信號W903會變成邏輯'1,且會進行寫入 動作。圖7 (a)爲列解碼器電路之一實施例，在位址信號a 1 所輸入的解碼器電路部上輸入有寫入資料D 1，而在位址信 號/ A 1所輸入的解碼器電路部上輸入有寫入資料D2。圖 -24- 4裳— (請先閱讀背面之注意事項再填寫本頁) ,ιτ 木紙張尺度適用中國國家標準（CNS ) Λ4規梢（210X 297公犮） 41 9 80 9 .4 A7 B7 _ ___ 五、發明説明（22 ) ·(請先閱讀背面之注意事項再填寫本頁) ______" 7 (b)爲輪出該列解碼器電路所供給之位址信號a 1、/A 1的 電路，在寫入信號W爲邏輯，1，之資料被寫入時位址信號A1 、/A1皆會變成邏輯卩•且2條列線會被選擇<在寫入信號w 爲邏輯_0'之資料寫入以外時，會響應位址信號A1而輸出位 址信號Al、/A1。在本實施例中，雖係關於位址信號A1而 寫2個資料，但是取位址信號a 〇和資料D之邏輯而關於位址 信號A0寫資料時，要選擇哪一個位址信號毋庸置疑只要對 於其系統選擇最佳的位址信號即可。 經濟部中央標準局員工消費合作社印製 圖10爲圖1所示之偏壓電路1〇7的一例。另外該偏壓電路 ’係成爲與後述之感測放大器同樣的電路構成，在讀出資 料時’當作將非選擇的行線予以偏壓的電壓，且在被選擇 的行線上供給與由感測放大器所供給者爲相同的電壓。| 此’下一個被選擇的行線可預先設定在預定的電壓，且可 縮短行線之充電時間。在抹除信號R及信號w皆爲邏輯，〇，之 資料時，信號E和該信號E之反轉信號/E係各自被設定爲邏 輯_1'和邏輯_〇_。因此，由於電晶體Tr7會截止’而電晶體 Tr8，Tr9會導通，所以抹除電路丨〇〇ι會透過該等電晶體 Tr8，Tr9而與記憶單元連接且高電壓會供給至行線上。如 圖2所示般在信號R及信號冒皆爲邏輯，〇1時由於信號 CB 1〜CB9會變成遝輯_ Γ所以所有的行線可依抹除電路 1001而被設定在高電壓。在進行資料之程式化時由於信號 W會變成邏輯_1'，信號R及信號Ε皆會變成邏輯，〇,，而信號 /Ε會變成邏輯’1’，所以電晶體Tr8和丁叫會截止而抹除電路 1 〇〇 1會從記憶單元中被切離。另外由於電晶體Tr7會導通 -25· 張尺度中國國家辟( 2ΙΟΧ297^Π ------ 經濟部中央標隼局員工消f合作社印製 41 9S09 ^ A7 --------B7__ 五 '發明説明（23 ) ，且信號W爲邏輯所以電晶體Trl〇亦會導通，而由反相 器Inv丨及電晶體Trl 1、Trl2所設定的電位會透過電晶體 TrlO及Tr7而被輸出。當將信號外部信號呢爲邏輯，v而信 號R爲邏輯’0'之資料進行程式化時信號CB1〜cB9會如圖2 之眞値表所示變成邏輯，〇_，而由於該等信號CB卜CB9所 供給的電晶體丨b〜9b會截止且記憶單元和偏壓電路107會被 切離’所以亦可控制圖6之電晶體Tr 7或是電晶體Tr8呈截 止。當從記憶單元中讀出資料時，由於信號w被設定爲邏 輯而信號R被設定爲邏輯’厂，所以預定的電位會透過電 晶體Tr 7或是電晶體Tr丨〇而輸出且會供給至非選擇的行線 上。該反相器Invl'電晶體Trn、Trl2具有與圖11所示之 感測放大器同等的構成。 ’ 圖1 1爲感測放大器之一例，其中p通道電晶體Τ Γ1 3係當 作負載電晶體的作用。反相器I η ν 2及電晶體丁 r 1 3、T r 1 4係 構成一般週知的回饋型偏壓電路。差動型感測放大器n 〇 j 係將電晶體T r 1 3和T r 1 4之連接點的電位當作基準電位來比 較並檢知行線爲充電狀態或是爲放電狀態以讀取記憶單元 之憶資料。該情況之基準電位，並非爲地電位，電晶體 T r 1 3和T r 1 4之連接點的電位係被設定成充電狀態時之値和 放電狀態時之値之間的値。 圖1 2係顯示對使用上述電路之記憶單元進行程式化，即 資料寫入時的電壓波形。此表示根據圖2之眞値表的情況。 在寫入資料時信號W被設定爲邏輯U ’。是否寫入資料係由 輸入資料D來決定，且在信號D爲邏輯Μ 1時其對應的列線之 -26- 本紙張尺度適用中國國家標準（CNS ) ΛΜ見格UIOXM7公犮） 裝 訂------—束 ·(請先閱讀背面之注^W項再填寫本頁) 經濟部中央標準局負工消许合作社印製 4 19 8 0 9 ， A7 ____ B7五、發明説明（24 ) —個係變成邏輯'1 |。信號D係在確定指定列之位址信號A 0 、A 1、A 2之後會變成111，而信號D在變成| 〇，之後位址信 號AO、Al、A2會變化。此係爲了防止資料之誤寫入所致 。在期間11 1中由於信號D爲'Γ所以列線WL 1會變成11，， 例如在期間11 3中由於信號D爲’ 0 _，所以列線w L 3會以10 _ 之狀態不進行資料之寫入。此例中由於係從行線B L 1側之 記憶單元中進行寫入，所以信號CU 1首先會被設定，1，^在 指定行之位址信號A 3、A 4、A 5發生變化的期間t2 1以後會 在下一個行的記憶單元上進行寫入。當對記憶單元結束窝 入動作而信號W變成’〇,時（期間t88)，信號CB1〜CB9會變 成Τ’而在圖10所示的偏壓電路中，若在預定期間將信號 W和信號R預先設定爲，〇 ’，而將信號/Ε設定爲，i,的話，兩 由於電晶體T r 7及T r 1 0會導通所以各行線會透過該等電晶 體而放電至接地電位上D 圖13爲本發明之其他實施例'，其與圖12不同之處，係在 於將信號W當作脈衝信號來輸入，在信號〇確定期間内脈衝 信號外部信號W設爲，1，而進行寫入。圖14爲本發明之更另 一不同的實施例，其與圖12不同之處，在於信號 CU1〜CU8、信號cli〜CL8係根據圖3之眞値表而來者。 此情況’寫入結束之行線，由於係呈電氣浮動狀態且供給 高電壓的行線之面積縮小故而在可靠度方面佳。 圖I中’若持續增加記憶單元的數量雖可構成持有任意的· 記憶容量之半導體記憶體，但是當與一條行線連接的記憶 單元數變多時行線的寄生容量就會増加，且會發生資料之 -27- 1本紐尺度4财CNS ) Λ4^ ( 2mx297公錄) _ - (請先閱讀背面之注意事項再填寫本頁) if -裝.
*1T 4 1 9 S Ο 9 A7 B7 五、發明説明（25 讀出速度玄’fe的問題。圖1 5爲本發明有赛於該種問題而成 的其他實施例。將記憶單元陣列分割成複數個記憶體區塊4 BLK1、BLK2、…、BLKi，而各區塊内之行線（以下稱爲 第一行線）BL11〜BL19、BL21〜BL29、…、BU1〜BU9係介以 選擇電晶體STrli~STrl9、STr21 〜STr29、…、STril〜STri9與 共同的行線（以下稱爲第二行線）BLI〜BL9相連接。在選擇 電晶禮 STril〜STrl9、STr21 〜STr29、…、S丁riI〜Siri9 之閘極上供給有信號S〗、S 2、..、s i。第二行線 B L 1〜B L 9係介以由未圖示之行解碼器所控制的行選擇機構 與程式化機構連接。藉由作成該種構造、使由信號S1、s2 、·…、S 1所選擇的記憶體區塊之各自的第一行線與第二行 線相連接，以使之可進行程式化及抹除。又，即使在本責 施例中，亦可能在列解碼器上使用圖4或圖7的電路構成， 同時可在複數個記憶單元上進行寫入。例如，各自設置用 以輸入應對信號Si、S2 ' S3......寫入的資料DIN之信號 線’且在將資料程式化時若將信號s丨、S 2、s 3......持續 设在邏輯’11則可在所有的記憶體區塊上同時將資料程式化 經濟部中央標準局貝工消费合作社印^ 。不會同時在所有的區塊上程式化，而同時將2個區塊程式 化等種種的應用當然爲可能。 圖1 6爲更不相同的實施例。在圖】5所示之實施例中，設 在各s己憶體區塊上的選擇電晶體STrn〜STH9、 STr21〜STr29、…、STril〜STri9雖係對各記憶體區塊之 行以每隔1行使之不同地與各記憶體區塊BLK1、BLK2、 ··.、BLKi連接，但是在圖16所示之實施例中，該選擇電 -28 本紙張尺賴财s 4 1 9 80 9 A7 B7 經濟部中央標準局員工消ik合作社印製 五、發明説明（26 晶體 STrll 〜STrl9、STr21〜STr29、...、STril 〜STri9 係 歸納配置在各記億體區塊之上側或下側的一方上□藉由作-成該種構造，就可將用以選擇記憶體區塊BLK1、BLK2、 ._、B L K i之信號線各自設爲1條，i可縮小記憶單元陣列 的專有面積。 圖1 7爲更不相同的實施例。係在沒有圖1 6所示之實施例 的選擇電晶體側更設置選擇電晶體者。第一行線 BL11〜BL19、BL21〜BL29、BLil〜係在各自的兩 端具有選擇電晶體STrall〜Stral9、STra21〜'…、 STrail〜Strai9和選擇電晶體 STrbl 1 〜STrbl9、STrb21〜STrb29 、…、STrbil〜Strbi9，且介以該選擇電晶體與第二行線 BL1〜BL9相連接。藉由作成該種構成，由於記憶體區塊呙 的行線會從記憶體區塊之上下被充放電所以可縮小記憶體 區塊内之行線的電阻。 圖1 8係顯示本發明之記憶單元的最佳構成例。 圖18(a)爲其平面圖’ N +層1801〜1809係形成行線 BL1〜BL9，與N +層正交而配線的多晶矽18〇2係形成控制 閘極。在控制閘極之下的N +層和N +層之間形成有浮動閘極 1803，以形成記憶單元的電晶體。圖18(b)、（勾、（”、 (e)係各由圖16⑷之a-a，、b_V ' c.c’、d_d，截面户斤看的圖。 再者，可在N +層和N +層之間沒有控制閉極的半導體基板 表面上形成反轉層且爲了不在記憶單元間發生不正常的戍 漏電流而在上部設有被偏壓成預定電位的 作爲遮蔽。另★，此並不限於多晶，層只要可防 -29 表紙張尺度適财賴家操準（CNS )从德（2】Qx 297々 Ϊ^. .—^ -1τ (請先閲讀背面之注意事項再填寫本頁) 1 > __ B7 B7 經濟部中央標準局負工消费合作社印製 五、發明説明（27 ) 流則當然使用何種元件皆可。 在圖15至圖17所示之實施例中’第一行線係由擴散層所 形成，而第二行線係由鋁所形成。此情況，只要在形成第 二行線之後，介以絕緣膜形成上述遮蔽用之導電層即可。 以下’説明本發明之記憶單元的製造方法。在半導體某 板表面上作爲閘極絕緣膜之氧化膜上形成作爲浮動閘極的 多晶矽層。之後將應作爲N +層的部位蝕刻成條狀以使半導 體基板露出再以作爲浮動閘極所殘留的多晶矽層作爲光罩 以形成與半導體基板相反導電型的N +層Q之後將氧化膜形 成於多晶矽上及其露出之半導體基板上且在此上形成作爲 控制閘極的多晶矽。在應作成列線的部位上留下抗蝕劑且 条'以之作爲光罩而蚀刻第一層的多晶妙的話，則會在控如 問極之下殘留浮動閘極而可形成記憶單元。 [發明之效果] 如以上所述，在虛擬接地型]g EPROM中，藉由採用本發 明之程式化方法，則不需要補償電晶體部，且可獲得縮小 έ己憶單元的專有面積及提高良率的效果。更且，藉由使用 本發明之程式化、讀出方法，則亦可加快虛擬接地型 EEPROM的動作速度。 [圖式之簡單説明] 圖1顯示本發明之記憶單元陣列和其周邊電路的圖。 圖2顯示由圖i所示之行解碼器所輸出的信號之程式化、 抹除、讀出時的眞値表之圖表。 圖3顯示由圖i所示之行解碼器所輸出的信號之程式化' -30- ----- I 「I . . -1τ (請先閱讀背面之注意事項耳填舄本頁} . I - * ::GG G W4 1 9 80 9A7 ----------- — B7 五、發明説明（28 ) ---- 抹除、讀出時與圖2所示之實施例不同的實施例之眞値表。 圖4顯示本發明之列解碼器之電路構成的圖。 圖5顯示由圖4所示之列解碼器所輸出的信號之眞値表的 圖表。 圖6顯示用以生成圖4、5所示之信號D的電路圖。 圖7顯示本發明之不同實施例的列解碼器之電路構成圖。 圖8顯示用以生成圖7所示之信號D1、D2的電路圖。 圖9顯示圖7所示之發明之主要信號波形的圖。 圖10顯示圖1所示之偏壓電路之電路構成的圖。 圖Π顯示圖1所示之感測放大器電路之電路構成的圖。 圖12顯示本發明之程式化（寫入）時之主要信號波形的圖。 圖13顯示本發明之其他實施例之程式化（窝入）時之主姜 信號波形的圖。 圖1 4顯示本發明之更不同實施例之程式化（寫入）時之主 要-fs號波形的圖。 圖1 5顯示本發明之記憶單元陣列之構成例的圖。 圖1 6顯示本發明之不同記憶單元陣列之構成例的圖。 圖1 7顯示本發明之更不同記憶單元陣列之構成例的圖。 圖1 8顯示最適於本發明之記憶單元的圖。 經濟部中央標準局員工消費合作社印聚 圖1 9顯示習知之記憶單元陣列之符號的圖。 圖2 0顯示圖1 9所示之記憶單元陣列之局部截面的圖。 圖2 1顯示習知之虛擬接地型記憶單元陣列之符號的圖。 圖2 2顯示習知之虛擬接地型記憶單元陣列之局部截面的 圖。 -31 - 本紙張尺度適用中國國家標华（CNS > A4現祜（2!〇x297公总） A7 4 19 80 9 B7 五、發明説明（29 ) [元件編號之説明] 103 行選擇機構 104 程式化機構 D,D 1，D2 輸入至由DIN，W，R所決定之列解碼器 的信號 DIN 實際寫入於記憶單元内的資料 A0 〜A5 位址資料 ---I -Γ - I - - - i - ----丁______ · : . - (請先閱讀背面之注意事項再填』?ϊ本頁) 經濟部中央標準局員工消費合作社印奴 -32- 本紙張尺度適用中國國家標準（CNS ) Λ4規格U10X2?7公犮）