JPH02291073A - ベクトルデータ処理装置 - Google Patents
ベクトルデータ処理装置Info
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- JPH02291073A JPH02291073A JP9908889A JP9908889A JPH02291073A JP H02291073 A JPH02291073 A JP H02291073A JP 9908889 A JP9908889 A JP 9908889A JP 9908889 A JP9908889 A JP 9908889A JP H02291073 A JPH02291073 A JP H02291073A
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- 239000013598 vector Substances 0.000 title claims abstract description 174
- 230000004044 response Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 2
- 230000008569 process Effects 0.000 abstract description 2
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- 238000010586 diagram Methods 0.000 description 5
- 230000008901 benefit Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はベクトルデータ処理装置に関し、特に倍精度の
ベクトルデータと単精度のベクトルデータとを処理可能
なベクトルデータ処理装置に関するものである。
ベクトルデータと単精度のベクトルデータとを処理可能
なベクトルデータ処理装置に関するものである。
従来技術
従来、この種のベクトルデータ処理装置の一例として第
5図に示す様なものがある。第5図は入力クロス/<5
00,ベクトルレジスタ501,502.ベクトルデー
タ処理手段503の4つの部分から構成されている。
5図に示す様なものがある。第5図は入力クロス/<5
00,ベクトルレジスタ501,502.ベクトルデー
タ処理手段503の4つの部分から構成されている。
入力クロスバ500は主メモリ及びベクトルデータ処理
手段より出力される2×Nビット幅のベクトルデータを
選択し、主メモリまたはベクトルレジスタ501,50
2に出力する。ベクトルレジスタ50]..502は、
命令によってベクトルデータの書込み指示が行なわれた
場合には、人力クロスバII00の出力スる2×Nビッ
i・のベクトルデータを格納1−,、命令によっでベク
トルデータの読出しが指示された場合には、ベクトルデ
ータ処理丁段503に対(7て2 X Nビッ1・幅の
ベクトルデータを出力する。
手段より出力される2×Nビット幅のベクトルデータを
選択し、主メモリまたはベクトルレジスタ501,50
2に出力する。ベクトルレジスタ50]..502は、
命令によってベクトルデータの書込み指示が行なわれた
場合には、人力クロスバII00の出力スる2×Nビッ
i・のベクトルデータを格納1−,、命令によっでベク
トルデータの読出しが指示された場合には、ベクトルデ
ータ処理丁段503に対(7て2 X Nビッ1・幅の
ベクトルデータを出力する。
ベクトルデータ処理千段503は命令によって四則演算
等の処理を行い、倍精度演算命令のときは2×Nビッ1
・幅の演算結果を出力し2、また中粘度演算命令のとき
は上位Nビッ1・には゛′O” ド位Nビッl・には
演算結果を出力する。
等の処理を行い、倍精度演算命令のときは2×Nビッ1
・幅の演算結果を出力し2、また中粘度演算命令のとき
は上位Nビッ1・には゛′O” ド位Nビッl・には
演算結果を出力する。
次にこの様なベク1・ル演砕処理装置において主メモリ
の2つのベクトルデータをそれぞれベクI・ルレジスタ
501 とベク1・ルレジスタ502にロードし2、こ
の2つのベク1・ルデ−タの演呻ヲ行い、演算結果を主
メモリにス1・アする動作を説明する。
の2つのベクトルデータをそれぞれベクI・ルレジスタ
501 とベク1・ルレジスタ502にロードし2、こ
の2つのベク1・ルデ−タの演呻ヲ行い、演算結果を主
メモリにス1・アする動作を説明する。
この様な動作を行うには、最初、ロード命令を発行しベ
ク1・ルlノジスタ501に第1オペランドのベクトル
データをロードし、次にまた口一ド命令を発行して第2
オベレンドとなるベクトルデータをベクトルL=ジスタ
5()2にロ−ドづーる。し,かる後、演算命令を発行
L. ”r最後にス1・1命令をゝ;t: fi’ t
”ることにより演聳結果を主メモリにス1・アずる,二
とができる。以上は、処理するベクトルデータの要素数
が、ベクトルレシスタに格納i’iJ能なベクトルデー
タの要素数以下となる場合に一ついごてある。
ク1・ルlノジスタ501に第1オペランドのベクトル
データをロードし、次にまた口一ド命令を発行して第2
オベレンドとなるベクトルデータをベクトルL=ジスタ
5()2にロ−ドづーる。し,かる後、演算命令を発行
L. ”r最後にス1・1命令をゝ;t: fi’ t
”ることにより演聳結果を主メモリにス1・アずる,二
とができる。以上は、処理するベクトルデータの要素数
が、ベクトルレシスタに格納i’iJ能なベクトルデー
タの要素数以下となる場合に一ついごてある。
これに対(7、処理するベクトルデータの要素数がベク
1・ルL/:,;スタの格納i’iJ能な要素数より大
ムる場合について以下に述べる。処理する主メー〔りの
2つのベクトルデータA,Bの要素数を256個とし、
ベク1・ルレジスタ501,502に格納+.+J能な
ベクトルデータの要素数を64個とした場合にー)いて
、第6図を参照して説明する。
1・ルL/:,;スタの格納i’iJ能な要素数より大
ムる場合について以下に述べる。処理する主メー〔りの
2つのベクトルデータA,Bの要素数を256個とし、
ベク1・ルレジスタ501,502に格納+.+J能な
ベクトルデータの要素数を64個とした場合にー)いて
、第6図を参照して説明する。
2つのベクトルデータA,Bの要素数の258 +4ベ
ク1・ル1ノジスク501.502に格納可能なベクト
ルデータの要素数の64より大きいため、ベクトルデー
タABの演算を64要素ずつ4回に分けて行なわなけれ
ばならない。第6図は4の時のタイムチャ−1・を示【
7ている。ロー ド動作6(]1はロド命令によって主
メモリのベクトルデータをベク1・ルレジスタに格納す
るタイミングを示している。
ク1・ル1ノジスク501.502に格納可能なベクト
ルデータの要素数の64より大きいため、ベクトルデー
タABの演算を64要素ずつ4回に分けて行なわなけれ
ばならない。第6図は4の時のタイムチャ−1・を示【
7ている。ロー ド動作6(]1はロド命令によって主
メモリのベクトルデータをベク1・ルレジスタに格納す
るタイミングを示している。
ベター・ルデータAのロード命令が発行されると、ベタ
ー・ルアー夕の最初の要素は発行からXクロック゛り゛
イクル後にベター・ルレジスタ501 に人力され64
クロックザイクル間でOから63要素のベクトルデー夕
Aがベク1・ルレジスタ501に格納される。
ー・ルアー夕の最初の要素は発行からXクロック゛り゛
イクル後にベター・ルレジスタ501 に人力され64
クロックザイクル間でOから63要素のベクトルデー夕
Aがベク1・ルレジスタ501に格納される。
ベクトルデータBのロード命令はベク1・ルデタAのロ
ード命令の発行から64クロックザイクル(クロックザ
イクルを以下′Fと称す)後に発t1され、ベクトルデ
ータAのロード命令と同様にベク1・ルレジスタ502
に格納される。したがって、最初のべグー・ルロード命
令の発行から(x+64.)T後にベクトルデータBの
O要素はベク1・ルレジスタ502に入力される。演算
命令はこの時発行され、YT後に演算結果が人力クロス
バ500に出力され、人力クロスバ500は演算結果を
主メモリに対して出力する。この主メモリへのデータの
送出と同じタイミングでストア命令は発行され、z ’
I’後に演算結果の0要素は主メモリに入力され、64
′r間で671ザ素の演算結1!が主メモリに格納され
る。
ード命令の発行から64クロックザイクル(クロックザ
イクルを以下′Fと称す)後に発t1され、ベクトルデ
ータAのロード命令と同様にベク1・ルレジスタ502
に格納される。したがって、最初のべグー・ルロード命
令の発行から(x+64.)T後にベクトルデータBの
O要素はベク1・ルレジスタ502に入力される。演算
命令はこの時発行され、YT後に演算結果が人力クロス
バ500に出力され、人力クロスバ500は演算結果を
主メモリに対して出力する。この主メモリへのデータの
送出と同じタイミングでストア命令は発行され、z ’
I’後に演算結果の0要素は主メモリに入力され、64
′r間で671ザ素の演算結1!が主メモリに格納され
る。
この様に処理することて、64要素のフつのべク1−ル
デー夕間の演算を行うには、( X 十y +z+12
8)’I’間必要であり、256要素を持つベク1ルデ
ータ間の演算を行うには、( x +y + Z +
.128)X4T間必要であった。
デー夕間の演算を行うには、( X 十y +z+12
8)’I’間必要であり、256要素を持つベク1ルデ
ータ間の演算を行うには、( x +y + Z +
.128)X4T間必要であった。
十辻した従来のベクトルデータ処理装置は、J11精度
(Nビッ1・幅)のベク1・ルデ−タ間の演算も倍精度
(2×Nビッ1・幅)のべク1・ルデータ間の演算と同
し様に処理しているため処理時間が同一となり、『I1
.精度のべク1・ルデータのビ・ソ1・幅が小さいとい
う利点が生かされていない、,発明の目的 そこで、本発明はかかる従来技術の欠点を解決ずべくな
されたものであって、その[1的とするところは、I1
t精度のべク1・ルデータのビット幅が小さいという利
点を生かして、デ−タアクセス回数を減らずことにより
、処理速度を向J一可能と1,たベクトルデータ処理装
置を提f1(することにある。
(Nビッ1・幅)のベク1・ルデ−タ間の演算も倍精度
(2×Nビッ1・幅)のべク1・ルデータ間の演算と同
し様に処理しているため処理時間が同一となり、『I1
.精度のべク1・ルデータのビ・ソ1・幅が小さいとい
う利点が生かされていない、,発明の目的 そこで、本発明はかかる従来技術の欠点を解決ずべくな
されたものであって、その[1的とするところは、I1
t精度のべク1・ルデータのビット幅が小さいという利
点を生かして、デ−タアクセス回数を減らずことにより
、処理速度を向J一可能と1,たベクトルデータ処理装
置を提f1(することにある。
発明の構成
本発明によれば、Nビッ1・幅(Nは自然数)のデータ
形式のべク1・ルデータと、M×Nビッ1・幅(Mは2
以上の自然数)のデータ形式のベクl・ルデータとを処
理可能なベクトルデータ処理装置であって、少くとも、
M×N×L (Lは2以」二の自然数)ビッl・の容量
を有するベクl・ルレジスタと、前記ベクトルレジスタ
の出力データを用いてデータ処理をなすデータ処理手段
と、前記Nビッl・幅のデータ形式のベクトルデータ処
理命令に応答してNビット幅のM×L個のデータを一群
として前記ベクトルレジスタに格納制御し、この格納デ
ータを順次読出して前記データ処理手段へ処理可能なデ
ータ形式に変換して出力する手段と、前記M×Nビット
幅のデータ形式のベクトルデータ処理命令に応答してM
×Nビット幅のL個のデータを一群として前記ベクトル
レジスタに格納制御し、この格納データを順次読出して
前記データ処理手段が処理可能なデータ形式に変換して
出力する手段とを含むことを特徴とするベクトルデータ
処理装置が得られる。
形式のべク1・ルデータと、M×Nビッ1・幅(Mは2
以上の自然数)のデータ形式のベクl・ルデータとを処
理可能なベクトルデータ処理装置であって、少くとも、
M×N×L (Lは2以」二の自然数)ビッl・の容量
を有するベクl・ルレジスタと、前記ベクトルレジスタ
の出力データを用いてデータ処理をなすデータ処理手段
と、前記Nビッl・幅のデータ形式のベクトルデータ処
理命令に応答してNビット幅のM×L個のデータを一群
として前記ベクトルレジスタに格納制御し、この格納デ
ータを順次読出して前記データ処理手段へ処理可能なデ
ータ形式に変換して出力する手段と、前記M×Nビット
幅のデータ形式のベクトルデータ処理命令に応答してM
×Nビット幅のL個のデータを一群として前記ベクトル
レジスタに格納制御し、この格納データを順次読出して
前記データ処理手段が処理可能なデータ形式に変換して
出力する手段とを含むことを特徴とするベクトルデータ
処理装置が得られる。
実施例
次に本発明の実施例について図面を参照して説明する。
第1図は本発明の一実施例のブロック図である。
図において、入力クロスバ101は主メモリとベクトル
データ処理手段103とから人力される2×Nビッl・
幅のベクトルデータを入力し、・主メモリとベクトルレ
ジスタ101,102に選択出力する。ベク1・ルレジ
スタ101は、2×Nビット幅のg要素のベク]・ルデ
ータと、Nビット幅のベクトルデータの場合は2×ρ要
素のベクトルデータとの2種類のデータ形式のベクトル
データを選択して格納する。格納されたベクトルデータ
はベクトルレジスタの演算命令によって2×Nビット幅
のベクトルデータとして読出される。
データ処理手段103とから人力される2×Nビッl・
幅のベクトルデータを入力し、・主メモリとベクトルレ
ジスタ101,102に選択出力する。ベク1・ルレジ
スタ101は、2×Nビット幅のg要素のベク]・ルデ
ータと、Nビット幅のベクトルデータの場合は2×ρ要
素のベクトルデータとの2種類のデータ形式のベクトル
データを選択して格納する。格納されたベクトルデータ
はベクトルレジスタの演算命令によって2×Nビット幅
のベクトルデータとして読出される。
データ変換手段104はベクトルレジスタ101より読
出される2×Nビット幅のデータを演算命令のデータ形
式に従って、単精度の演算命令時は、演算結果のNビッ
ト幅のデータを、出力する2×Nビッ1・のデータの下
位Nビッl・に選択出力し、倍精度の演算命令時は、演
算結果の2×Nビッ1・幅のデータをそのまま出力する
。
出される2×Nビット幅のデータを演算命令のデータ形
式に従って、単精度の演算命令時は、演算結果のNビッ
ト幅のデータを、出力する2×Nビッ1・のデータの下
位Nビッl・に選択出力し、倍精度の演算命令時は、演
算結果の2×Nビッ1・幅のデータをそのまま出力する
。
ベクトルデータ処理手段103は倍精度演算命令時、2
×Nビット幅のべク1・ルデータを入力し、2×Nビッ
l・幅の演算結果を出力する。一方、単精度演算命令時
には、下位Nビットに有効なデータが配置されたデータ
を入力し演算結果を下位Nビッ1・に出力する。
×Nビット幅のべク1・ルデータを入力し、2×Nビッ
l・幅の演算結果を出力する。一方、単精度演算命令時
には、下位Nビットに有効なデータが配置されたデータ
を入力し演算結果を下位Nビッ1・に出力する。
ベクトルレジスタ102,データ変換手段105はそれ
ぞれベクトルレジスタ10l,データ変換手段104と
同様の動作を行う。
ぞれベクトルレジスタ10l,データ変換手段104と
同様の動作を行う。
次にベクトルレジスタ101、データ変換手段104の
構成と、動作について第2図,第3図,第4図を参照し
て説明する。
構成と、動作について第2図,第3図,第4図を参照し
て説明する。
第2図はベクI・ルレジスタ101とデータ変換手段1
04とのブロック図であり、第3図,第4図はベク1・
ルレジスタ101とデータ変換手段104との制御を行
うための、それぞれリード制御回路、ライ1・制御回路
である。
04とのブロック図であり、第3図,第4図はベク1・
ルレジスタ101とデータ変換手段104との制御を行
うための、それぞれリード制御回路、ライ1・制御回路
である。
本実施例によれば、2×Nビット幅のベクトルデータA
の各要素A O,A l,A2,・・・AΩはレジスタ
ファイル201,202に第9図の様に格納され、Nビ
ット幅のベクトルデータaの2g個の要素aO,a1,
a 2,・・・a2J−1はレジスタファイル201
.−,202に第10図に示す様に格納される。
の各要素A O,A l,A2,・・・AΩはレジスタ
ファイル201,202に第9図の様に格納され、Nビ
ット幅のベクトルデータaの2g個の要素aO,a1,
a 2,・・・a2J−1はレジスタファイル201
.−,202に第10図に示す様に格納される。
以下にベクl・ルレジスタとデータ変換回路の構成と動
作について説明する。まず第2図のベクトルレジスタ1
01と、データ変換手段104のブロック図について説
明する。ベクトルレジスタ101は、2×Nビット幅の
ライトデータを入力し、」二位Nビットと下位ビットを
ライト制御回路からのライトデータセレクト信号により
選択するセレクタ200と、セレクタ200より選択さ
れたNビット幅のライトデータをライト制御回路からの
ライドアドレス及びライトイネーブル0にしたがって格
納し、またリード制御回路からのリードアドレスに従っ
てNビット幅のデータを出力するレジスタファイル20
1と、ライl・データの下位Nビットをライト制御回路
からのテイl・データ、ライトイネーブル1にしたがっ
て格納し、リード制御回路からのりドアドレスにしたが
ってNビッ1・幅のデータを出力するレジスタファイル
202とがら構成される。
作について説明する。まず第2図のベクトルレジスタ1
01と、データ変換手段104のブロック図について説
明する。ベクトルレジスタ101は、2×Nビット幅の
ライトデータを入力し、」二位Nビットと下位ビットを
ライト制御回路からのライトデータセレクト信号により
選択するセレクタ200と、セレクタ200より選択さ
れたNビット幅のライトデータをライト制御回路からの
ライドアドレス及びライトイネーブル0にしたがって格
納し、またリード制御回路からのリードアドレスに従っ
てNビット幅のデータを出力するレジスタファイル20
1と、ライl・データの下位Nビットをライト制御回路
からのテイl・データ、ライトイネーブル1にしたがっ
て格納し、リード制御回路からのりドアドレスにしたが
ってNビッ1・幅のデータを出力するレジスタファイル
202とがら構成される。
データ変換手段+04は、り−1・制御回路からのリー
ドデータセレクト0によってベクl・ルレジスタ201
のNビットの出力データと″゛O“を選択出力するセレ
クタ203と、リード制御回路からのリードデータセレ
ク1・1にしたがってレジスタファイル201とレジス
タファイル202のNビッ1・幅の2つのデータを選択
出力するセレクタ204とから構成される。
ドデータセレクト0によってベクl・ルレジスタ201
のNビットの出力データと″゛O“を選択出力するセレ
クタ203と、リード制御回路からのリードデータセレ
ク1・1にしたがってレジスタファイル201とレジス
タファイル202のNビッ1・幅の2つのデータを選択
出力するセレクタ204とから構成される。
次に第3図のリード制御回路、第4図のライ1・制御回
路について説明する。このリード制御回路、ライト制御
回路はベク1・ルレジスタ対応にそれぞれ1セットずつ
用意され、図示せぬ命令発行部からのリード制御信号、
ライl・制御信号にしたかって、ベクトルレジスタのリ
ードとライ1・を独立して制御する。
路について説明する。このリード制御回路、ライト制御
回路はベク1・ルレジスタ対応にそれぞれ1セットずつ
用意され、図示せぬ命令発行部からのリード制御信号、
ライl・制御信号にしたかって、ベクトルレジスタのリ
ードとライ1・を独立して制御する。
ライト制御回路は、ベク1・ルレジスタにライ1・され
るデータが入力されるIT前に命令発行部よ]] り転送されるライ1・制御信号によって起動される。
るデータが入力されるIT前に命令発行部よ]] り転送されるライ1・制御信号によって起動される。
ライト制御信号は格納されるベクトルデータの要素数で
あるベク1・ル長データと、ライ1・起動信号、演算モ
ード(単精度のライトデータか否かを示す)信号の3種
の信号から構成されている。
あるベク1・ル長データと、ライ1・起動信号、演算モ
ード(単精度のライトデータか否かを示す)信号の3種
の信号から構成されている。
ベクトル長カウンタ400はライ1・起動信号によって
ベク1・ル長データをカウンタの初期値として格納し、
Oになるまで毎Tカウントダウンする。
ベク1・ル長データをカウンタの初期値として格納し、
Oになるまで毎Tカウントダウンする。
またベク1・ル長カウンタ400は0以外のカウント値
の場合、ライトアドレスカウンタ400、アンド回路4
0[i.407にライ1・データ有効信号40として゛
1”を出力する。
の場合、ライトアドレスカウンタ400、アンド回路4
0[i.407にライ1・データ有効信号40として゛
1”を出力する。
ライ1・フラグレジスタ402はライ1・起動信号によ
って演算モード信号を格納し、ライ1・データがNビッ
1・幅のデータの場合、単精度指示信号41として′″
1−″をライ1・アドレスカウンタ401、ナアンド回
路404,405に出力する。また、単精度指示信号4
1はライ1・データセレク1・信号となり、ベク1・ル
レジスタのセレクタ200てライ1・データの下位Nビ
ットを選択するのに使用される。
って演算モード信号を格納し、ライ1・データがNビッ
1・幅のデータの場合、単精度指示信号41として′″
1−″をライ1・アドレスカウンタ401、ナアンド回
路404,405に出力する。また、単精度指示信号4
1はライ1・データセレク1・信号となり、ベク1・ル
レジスタのセレクタ200てライ1・データの下位Nビ
ットを選択するのに使用される。
ライドアドレスカウンタ401はライト起動信号によっ
てリセッ1・され、ライI・データ有効信号40と単精
度指示信号41にしたがってカウン1・アップを行う。
てリセッ1・され、ライI・データ有効信号40と単精
度指示信号41にしたがってカウン1・アップを行う。
ライトデータ有効信号4oはライ1・アドレスカウンタ
401のカウン1・アップを指示し、単精度指示信号4
1はライI・アドレスヵウンタ401のカウントアップ
値(倍精度ライ1・データ時は2、単精度ライトデータ
時は1)を指示する。つまり、ライトアドレスカウンタ
401は単精度指示信号4]が“1”で、ライトデータ
有効信号4oが゛′1”のとき+1のカウントを行い、
単精度指示信号4]が゛0″てライ1・データ有効信号
4oが″1”のとき+2のカウント行う。
401のカウン1・アップを指示し、単精度指示信号4
1はライI・アドレスヵウンタ401のカウントアップ
値(倍精度ライ1・データ時は2、単精度ライトデータ
時は1)を指示する。つまり、ライトアドレスカウンタ
401は単精度指示信号4]が“1”で、ライトデータ
有効信号4oが゛′1”のとき+1のカウントを行い、
単精度指示信号4]が゛0″てライ1・データ有効信号
4oが″1”のとき+2のカウント行う。
またライトアドレスカウンタ401はライ1・アドレス
として最下位ビッ1・42を除くカウンタ値をベクトル
レジスタのライトアドレスとして出力する。ライトアド
レスカウンタ401のカウンタ値の最下位ビット42は
、ライトデータ有効信号4oと単精度指示信号41とと
もにライl・イネーブル0とライ1・イネーブル1との
生成に使用される。
として最下位ビッ1・42を除くカウンタ値をベクトル
レジスタのライトアドレスとして出力する。ライトアド
レスカウンタ401のカウンタ値の最下位ビット42は
、ライトデータ有効信号4oと単精度指示信号41とと
もにライl・イネーブル0とライ1・イネーブル1との
生成に使用される。
第8図は最下位ビッ1・42とライ1・データ有効信号
40と、更には単精度指示信号41とによってライトイ
ネーブル0,].を生成する真理値表である。ライトイ
ネーブル0はレジスタファイル2olに対して、またラ
イ1・イネーブル1−はレジスタファイル202に対し
て夫々入力されるライ1・デタの格納を指示する。
40と、更には単精度指示信号41とによってライトイ
ネーブル0,].を生成する真理値表である。ライトイ
ネーブル0はレジスタファイル2olに対して、またラ
イ1・イネーブル1−はレジスタファイル202に対し
て夫々入力されるライ1・デタの格納を指示する。
リード制御回路は命令発行部より命令発行時に転送され
るリード制御信号によって起動される。
るリード制御信号によって起動される。
このリード制御信号は、リードされるベクトルデータの
要素数を示すベクトル長データと、リード起動信号と、
演算モード信号との3種の信号からなる。
要素数を示すベクトル長データと、リード起動信号と、
演算モード信号との3種の信号からなる。
ベクトル長カウンタ300はリード起動信号によりベク
トル長データを格納し、カウンタ値が0になるまで−1
カウントする。またベクトル長カウンタ300は0以外
のカウンタ値の時リードアドレスカウンタ301に力1
クント指示信号30を出力する。リードフラグレジスタ
302はリード起動信号によって演算モード信号を格納
しライ1・データがNビッ1・幅のデータの場合、単精
度指示信号31として“1″をリードアドレスカウンタ
301.アンド回路304に出力する。また、単精度指
示信号31はリードデータセレクト0信号となり、デー
タ変換手段のセレクタ203て゛0”を選択出力するの
に使用される。
トル長データを格納し、カウンタ値が0になるまで−1
カウントする。またベクトル長カウンタ300は0以外
のカウンタ値の時リードアドレスカウンタ301に力1
クント指示信号30を出力する。リードフラグレジスタ
302はリード起動信号によって演算モード信号を格納
しライ1・データがNビッ1・幅のデータの場合、単精
度指示信号31として“1″をリードアドレスカウンタ
301.アンド回路304に出力する。また、単精度指
示信号31はリードデータセレクト0信号となり、デー
タ変換手段のセレクタ203て゛0”を選択出力するの
に使用される。
リードアドレスカウンタ301はリード起動信号によっ
てリセットされ、単精度指示信号31が゛1”でかつカ
ウント信号30が゛′1”のとき+1のカウントを、ま
た単精度指示信号31が゛O′゜でかつカウント信号3
0が1のとき+2のカウントを夫々行う。リードアドレ
スカウンタ301 は最下位ビットを除くカウンタ値を
ベクトルレジスタのリードアドレスとして出力し、最下
位ビット32をインバータ303に出力する。出力され
た最下位ビット32はインバータ303によって反転さ
れ、アンド回路304によって単精度指示信号とアンド
処理されてリードセレクト1信号となる。リードセレク
ト1信号はデータ変換手段のセレクタ204の選択信号
となり、“1”のときレジスタファイル201のNビッ
トの出力データを選択し出力する。
てリセットされ、単精度指示信号31が゛1”でかつカ
ウント信号30が゛′1”のとき+1のカウントを、ま
た単精度指示信号31が゛O′゜でかつカウント信号3
0が1のとき+2のカウントを夫々行う。リードアドレ
スカウンタ301 は最下位ビットを除くカウンタ値を
ベクトルレジスタのリードアドレスとして出力し、最下
位ビット32をインバータ303に出力する。出力され
た最下位ビット32はインバータ303によって反転さ
れ、アンド回路304によって単精度指示信号とアンド
処理されてリードセレクト1信号となる。リードセレク
ト1信号はデータ変換手段のセレクタ204の選択信号
となり、“1”のときレジスタファイル201のNビッ
トの出力データを選択し出力する。
次に、ベクトルレジスタに2×Nビッ1・幅とNビット
幅のデータをベクトルレジスタにセットする動作を説明
する。ます、2×Nビット幅のρ要素を持つベクトルデ
ータAをベクトルレジスタに格納する動作について説明
する。ベクトルデータAの各要素は0要素から順にA
O,A l,A 2,A 3・・・ AJ−1とする。
幅のデータをベクトルレジスタにセットする動作を説明
する。ます、2×Nビット幅のρ要素を持つベクトルデ
ータAをベクトルレジスタに格納する動作について説明
する。ベクトルデータAの各要素は0要素から順にA
O,A l,A 2,A 3・・・ AJ−1とする。
第11図はこの時のタイムチャートである。
ライト起動信号はベクトル長力ウタ400に“g“を格
納し、ライトアドレスカウンタ401に゛′O”を格納
し、ライトフラグレジスタ402に“O“を格納する。
納し、ライトアドレスカウンタ401に゛′O”を格納
し、ライトフラグレジスタ402に“O“を格納する。
ライトデータ有効信号40はllT間“1”となる。
単精度指示信号41は次のライ1・起動信号によてライ
トフラグレジスタ402が更新されるまで″0″となる
。ライトアドレスレジスタ401は単精度指示信号41
が0でかつライトデータ有効信号40が,QT間“1”
となるので、llT間、+2のカウントを行う。したが
って、ライトアドレスはOからgまで毎Tカウントアッ
プする。ライトデータセレクト信号は“0”なので、ベ
クトルレジスタのセレクタ200はライトデータの上位
Nビットを選択する。
トフラグレジスタ402が更新されるまで″0″となる
。ライトアドレスレジスタ401は単精度指示信号41
が0でかつライトデータ有効信号40が,QT間“1”
となるので、llT間、+2のカウントを行う。したが
って、ライトアドレスはOからgまで毎Tカウントアッ
プする。ライトデータセレクト信号は“0”なので、ベ
クトルレジスタのセレクタ200はライトデータの上位
Nビットを選択する。
ライトイネーブル0とライトイネーブル1は、単精度指
示信号41が゛0”でライトデータ有効信号がfiT間
“1”となるので、第8図の真理直表からわかる通りと
もにfiT間゛1”となる。以上のことから2×Nビッ
ト幅のAO,・・・ A4−1のベクトルデータは第9
図の様に格納されることになる。
示信号41が゛0”でライトデータ有効信号がfiT間
“1”となるので、第8図の真理直表からわかる通りと
もにfiT間゛1”となる。以上のことから2×Nビッ
ト幅のAO,・・・ A4−1のベクトルデータは第9
図の様に格納されることになる。
Nビット幅のベクトルデータのライトについて述べる。
いま、ベクトルレジスタに格納する2.1!要素のベク
トルデータaの各要素をaO,al,a2−. a2
j−1とする。第12図はこのaO.aLa2,・・・
,a21川のベクトルデータを格納する時のライト制御
回路のタイムチャートである。
トルデータaの各要素をaO,al,a2−. a2
j−1とする。第12図はこのaO.aLa2,・・・
,a21川のベクトルデータを格納する時のライト制御
回路のタイムチャートである。
ライト起動信号はベクトル長カウンタ400,ライトア
ドレスカウンタ401,ライトフラグレジスタ402に
それぞれ“2g”,゛0“,′1”を格納する。ライト
データ有効信号40は2,&T間“1”となる。単精度
指示信号41は次のライト起動信号によってライトフラ
グレジスタ402が更新されるまで′゛1”となる。
ドレスカウンタ401,ライトフラグレジスタ402に
それぞれ“2g”,゛0“,′1”を格納する。ライト
データ有効信号40は2,&T間“1”となる。単精度
指示信号41は次のライト起動信号によってライトフラ
グレジスタ402が更新されるまで′゛1”となる。
ライトアドレスカウンタ401は単精度指示信号41が
″1”でかつライ1・データ有効信号40が21T間“
1”となるので、2ΩT間+1のカウントを行う。した
がって、ライトアドレスはOからgまで2Tおきにカウ
ントアップする。ライトデータセレクト信号は“゜1”
なので、ベクトルレジスタのセレクタ200はライトデ
ータの下位Nビットを選択する。
″1”でかつライ1・データ有効信号40が21T間“
1”となるので、2ΩT間+1のカウントを行う。した
がって、ライトアドレスはOからgまで2Tおきにカウ
ントアップする。ライトデータセレクト信号は“゜1”
なので、ベクトルレジスタのセレクタ200はライトデ
ータの下位Nビットを選択する。
ライトイネーブルOとライトイネーブル1は、ライトア
ドレスカウンタ401の最下位ビットが0,1,0,1
,・・・と毎T反転するため、それぞれ“1,0,1,
0,・・・,0″,“0,1,0,1,・・・ 1”と
毎T反転する。以上のことがらNビッ1・幅のa O.
a L,a 2−a 211のベクトルデータは第1
0図の様に格納される。
ドレスカウンタ401の最下位ビットが0,1,0,1
,・・・と毎T反転するため、それぞれ“1,0,1,
0,・・・,0″,“0,1,0,1,・・・ 1”と
毎T反転する。以上のことがらNビッ1・幅のa O.
a L,a 2−a 211のベクトルデータは第1
0図の様に格納される。
次にリード動作について説明する。まず、第9図の様に
2xNビッ1・幅のデータを格納されたベクトルレジス
タのリードについて説明する。命令発行部からリード起
動信号か転送されると、リド制御回路のベク1・ル長カ
ウンタ300 .リードアドレスカウンタ301,リー
ドフラグ1ノジスタ302はそれぞれ゛g”,゛′0゜
’,”o’“を格納する。
2xNビッ1・幅のデータを格納されたベクトルレジス
タのリードについて説明する。命令発行部からリード起
動信号か転送されると、リド制御回路のベク1・ル長カ
ウンタ300 .リードアドレスカウンタ301,リー
ドフラグ1ノジスタ302はそれぞれ゛g”,゛′0゜
’,”o’“を格納する。
リードアドレスカウンタ801はカウン1・指示信号3
0がβT間゛]”となり、単精度指示信号31が゛0”
であるので、0から2gまで毎T+2カウン1・を行う
。したがって、リードアドレスは毎Toからgまでカウ
ン1・アップする。リードセレクトOとリードセレク1
・]はリードフラグレジスタ302がリード起動信号に
よって更新されるまで″′O”となる。
0がβT間゛]”となり、単精度指示信号31が゛0”
であるので、0から2gまで毎T+2カウン1・を行う
。したがって、リードアドレスは毎Toからgまでカウ
ン1・アップする。リードセレクトOとリードセレク1
・]はリードフラグレジスタ302がリード起動信号に
よって更新されるまで″′O”となる。
リードセレクト0とリードセレク1・1によって制御さ
れるデータ変換手段104のセレクタ203とセレクタ
204は、それぞれレジスタファイル201とレジスタ
ファイル202のNビッ1・のデータを選択する。以上
のことより、ベクトルレジスタに格納されたβ要素の2
×Nビッ1・幅のベク1・ルデ夕はデータ変換手段によ
り要素0より順に出力される。
れるデータ変換手段104のセレクタ203とセレクタ
204は、それぞれレジスタファイル201とレジスタ
ファイル202のNビッ1・のデータを選択する。以上
のことより、ベクトルレジスタに格納されたβ要素の2
×Nビッ1・幅のベク1・ルデ夕はデータ変換手段によ
り要素0より順に出力される。
次に第10図のようにベクl・ルレジスタに格納された
Nビッ1・幅のベクトルデータのリード動作について説
明する。命令発行部からリード起動信号が転送されると
、リード制御回路のベクトル長カウンタ300,リード
アドレスカウンタ301,リードフラグレジスタ302
はそれそれ゛2g”,”O”″゛1”を格納する。
Nビッ1・幅のベクトルデータのリード動作について説
明する。命令発行部からリード起動信号が転送されると
、リード制御回路のベクトル長カウンタ300,リード
アドレスカウンタ301,リードフラグレジスタ302
はそれそれ゛2g”,”O”″゛1”を格納する。
リードアドレスカウンタ301 はカウンI・指示信号
30が2ρT間゛′1”となり、単精度指示信号31か
゛1”であるので、Oから29まで毎T千1カウントを
行う。したがってリードアドレスは2Tおきに0〜gま
でカウトアップずる。リードセレクト0はリードフラグ
レジスタ302がリード起動信号によって更新されるま
て′゛1”となり、セレクタ203は゛′0”を選択す
る。
30が2ρT間゛′1”となり、単精度指示信号31か
゛1”であるので、Oから29まで毎T千1カウントを
行う。したがってリードアドレスは2Tおきに0〜gま
でカウトアップずる。リードセレクト0はリードフラグ
レジスタ302がリード起動信号によって更新されるま
て′゛1”となり、セレクタ203は゛′0”を選択す
る。
リードセレクト1はリードアドレスカウンタ30jの最
下位ビッ1・が”0,1,0.1・・・ と毎T反転し
、単精度指示信号が゛]”を示すので゛10,1,0,
・・・ と24)T間変化する。セレクタ204はリ一
ドセレク1・1の指示によりレジスタファイル201と
レジスタファイル202のNビッ1・幅の出力データを
毎T交亙に選択出力する。
下位ビッ1・が”0,1,0.1・・・ と毎T反転し
、単精度指示信号が゛]”を示すので゛10,1,0,
・・・ と24)T間変化する。セレクタ204はリ一
ドセレク1・1の指示によりレジスタファイル201と
レジスタファイル202のNビッ1・幅の出力データを
毎T交亙に選択出力する。
以」二の様な本発明の実施例において、従来例で示した
主メモリ内の2つの256要素のNビッ1・幅のベクト
ルデータを演算し、主メモリにス1・アする動作を説明
する。ヘク1・ルレジスタの格納不能な要素数は、従来
例ではNビット幅と2×Nビッl・幅のデータとも64
要素となるが、本発明ではNビッ1・幅のデータでは1
28要素となる。したがって、本実施例は単精度データ
の演算を演算する場合には、一度に128要素のべク1
・ルデータを演算することが可能である。
主メモリ内の2つの256要素のNビッ1・幅のベクト
ルデータを演算し、主メモリにス1・アする動作を説明
する。ヘク1・ルレジスタの格納不能な要素数は、従来
例ではNビット幅と2×Nビッl・幅のデータとも64
要素となるが、本発明ではNビッ1・幅のデータでは1
28要素となる。したがって、本実施例は単精度データ
の演算を演算する場合には、一度に128要素のべク1
・ルデータを演算することが可能である。
第7図は演算する256要素のデータを128要素に分
割して演算したタイムチャ−1・てある。ロド動作70
1 はロード命令によって主メモリのべク1・ルデータ
をベク1・ルレジスタに格納するタイミングを示してい
る。ベクトルデータAのロード命令が発行されると、ベ
クトルデータの要素は発行からxT後にベクトルレジス
タ101に入力され128T間でO〜127要素のベク
トルデータAがベクトルレジスタ101に格納される。
割して演算したタイムチャ−1・てある。ロド動作70
1 はロード命令によって主メモリのべク1・ルデータ
をベク1・ルレジスタに格納するタイミングを示してい
る。ベクトルデータAのロード命令が発行されると、ベ
クトルデータの要素は発行からxT後にベクトルレジス
タ101に入力され128T間でO〜127要素のベク
トルデータAがベクトルレジスタ101に格納される。
ベクトルデータBのロード命令はベクトルデータAのロ
ード命令の発行から128T後に発行され、ベクi・ル
データAのロード命令と同様にベク1・ルレジスタ50
2に格納される。したかって、最初のベク1・ルローF
命令の発行から( x −1− 128) T後にベク
トルデータBの0要素がベク1・ルレジスタ1o2に入
力される。
ード命令の発行から128T後に発行され、ベクi・ル
データAのロード命令と同様にベク1・ルレジスタ50
2に格納される。したかって、最初のベク1・ルローF
命令の発行から( x −1− 128) T後にベク
トルデータBの0要素がベク1・ルレジスタ1o2に入
力される。
演算命令はこの時発行され、yT後に演算結果を入力ク
ロスバ100に出力し、人力クロスバ100は演算結果
を主メモリに対して出力する。この主メモリのデータの
送出と同じタイミングでス1・ア命令は発行され、zT
後に演算結果の0要素は主メモリに入力され、128T
間で128要素の演算結果が種メモリに格納される。
ロスバ100に出力し、人力クロスバ100は演算結果
を主メモリに対して出力する。この主メモリのデータの
送出と同じタイミングでス1・ア命令は発行され、zT
後に演算結果の0要素は主メモリに入力され、128T
間で128要素の演算結果が種メモリに格納される。
この様に本実施例のベクトルデータ処理装置は1 2
8要素のベクトルデータ間の演算を行うには、(X→−
y +z + 256)Tの時間を必要とし、256要
素の場合は(x + y + z −1−256)X
2 Tの時間を必要とする。これは従来例で説明した(
x 十y 十z+ 128)X 4 Tと比較すると
(x−1−y+z)x2T間の性能アップとなる。
8要素のベクトルデータ間の演算を行うには、(X→−
y +z + 256)Tの時間を必要とし、256要
素の場合は(x + y + z −1−256)X
2 Tの時間を必要とする。これは従来例で説明した(
x 十y 十z+ 128)X 4 Tと比較すると
(x−1−y+z)x2T間の性能アップとなる。
すなわぢ、本発明では、Nビッ1・幅と2 X Nビッ
ト幅の2つのデータ形式によってベク1・ルレジスタの
横成を変えることによって、Nビッ1・幅のデータ形式
の場合には2×Nビッ1・幅のデータ形式の2倍の要素
数を格納できるようにし、主メモリとのアクセス回数を
減らすことができるのである。
ト幅の2つのデータ形式によってベク1・ルレジスタの
横成を変えることによって、Nビッ1・幅のデータ形式
の場合には2×Nビッ1・幅のデータ形式の2倍の要素
数を格納できるようにし、主メモリとのアクセス回数を
減らすことができるのである。
一般に、Nビット幅とM×Nビッ1・幅との両デタ形式
のベクトルデータの処理を考えると、ベク1・ルレジス
タとしては、M×N×L (Lは一度に格納可能なデー
タ要素数)の容量のものを用いNビット幅のデータ形式
ではM×L個のデータを一群として処理し、M×Nビッ
1・幅のデータ形式ではL個のデータを一群として処理
するよう制御すれば良い。
のベクトルデータの処理を考えると、ベク1・ルレジス
タとしては、M×N×L (Lは一度に格納可能なデー
タ要素数)の容量のものを用いNビット幅のデータ形式
ではM×L個のデータを一群として処理し、M×Nビッ
1・幅のデータ形式ではL個のデータを一群として処理
するよう制御すれば良い。
発明の効果
叙上の如く本発明によれば、データ形式に応じて一群で
処理するデータ要素数をベクj・ルレジスタの容量に応
じて可変として処理することにより、主メモリに対する
ベクトルデータのアクセス回数を減らずことができ、よ
ってビッl・幅が小なるデータ形式の処理に関して、性
能向上が可能となるという効果がある。
処理するデータ要素数をベクj・ルレジスタの容量に応
じて可変として処理することにより、主メモリに対する
ベクトルデータのアクセス回数を減らずことができ、よ
ってビッl・幅が小なるデータ形式の処理に関して、性
能向上が可能となるという効果がある。
第1図は本発明の実施例を示すブロック部、第2図は第
1図のべクl・ルレジスタ101 とデータ変換手段1
04の詳細ブロック図、第3図はベク1・ルレジスタ、
データ変換手段を制御ずるりード制御回路、第4図はベ
ク1・ルレンスタのライ1・制御を行うライ1・制御回
路、第5図は従来例を示すブロック図、第6図は従来例
で示した演算のタイムチャ−1・、第7図は実施例で示
した演算のタイムチャ−1・、第8図は第4図のライ1
・イネーブル0,1の真理値表、第9図は倍精度のデー
タを格納したときのベク1・ルレジスタの内容を示す図
、第10図は単精度のデータを格納したときのベク1・
ルレジスタの内容を示す図、第11図は倍精度のデタを
格納するときのライト制御回路の動作を示すタイムチャ
ート、第12図は単精度のデータを格納ずるときのライ
1・制御回路の動作を示ずタイムチャ−1・である。 主要部分の符号の説明 101,102・・・・・ベクl・ルレジスタ103・
・・・・・ベクトルデータ処理手段104,105・・
・・・データ変換手段200,203.20.4・・・
・・・セレクタ201.202・・・・・・レジスタフ
ァイル第1図
1図のべクl・ルレジスタ101 とデータ変換手段1
04の詳細ブロック図、第3図はベク1・ルレジスタ、
データ変換手段を制御ずるりード制御回路、第4図はベ
ク1・ルレンスタのライ1・制御を行うライ1・制御回
路、第5図は従来例を示すブロック図、第6図は従来例
で示した演算のタイムチャ−1・、第7図は実施例で示
した演算のタイムチャ−1・、第8図は第4図のライ1
・イネーブル0,1の真理値表、第9図は倍精度のデー
タを格納したときのベク1・ルレジスタの内容を示す図
、第10図は単精度のデータを格納したときのベク1・
ルレジスタの内容を示す図、第11図は倍精度のデタを
格納するときのライト制御回路の動作を示すタイムチャ
ート、第12図は単精度のデータを格納ずるときのライ
1・制御回路の動作を示ずタイムチャ−1・である。 主要部分の符号の説明 101,102・・・・・ベクl・ルレジスタ103・
・・・・・ベクトルデータ処理手段104,105・・
・・・データ変換手段200,203.20.4・・・
・・・セレクタ201.202・・・・・・レジスタフ
ァイル第1図
Claims (1)
- (1)Nビット幅(Nは自然数)のデータ形式のベクト
ルデータと、M×Nビット幅(Mは2以上の自然数)の
データ形式のベクトルデータとを処理可能なベクトルデ
ータ処理装置であって、少くとも、M×N×L(Lは2
以上の自然数)ビットの容量を有するベクトルレジスタ
と、前記ベクトルレジスタの出力データを用いてデータ
処理をなすデータ処理手段と、前記Nビット幅のデータ
形式のベクトルデータ処理命令に応答してNビット幅の
M×L個のデータを一群として前記ベクトルレジスタに
格納制御し、この格納データを順次読出して前記データ
処理手段へ処理可能なデータ形式に変換して出力する手
段と、前記M×Nビット幅のデータ形式のベクトルデー
タ処理命令に応答してM×Nビット幅のL個のデータを
一群として前記ベクトルレジスタに格納制御し、この格
納データを順次読出して前記データ処理手段が処理可能
なデータ形式に変換して出力する手段とを含むことを特
徴とするベクトルデータ処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9908889A JPH02291073A (ja) | 1989-04-19 | 1989-04-19 | ベクトルデータ処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9908889A JPH02291073A (ja) | 1989-04-19 | 1989-04-19 | ベクトルデータ処理装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02291073A true JPH02291073A (ja) | 1990-11-30 |
Family
ID=14238145
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9908889A Pending JPH02291073A (ja) | 1989-04-19 | 1989-04-19 | ベクトルデータ処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02291073A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19735350B4 (de) * | 1996-08-19 | 2006-12-07 | Samsung Electronics Co., Ltd., Suwon | Vektorprozessor zum Ausführen paralleler Operationen und Verfahren hierfür |
JP2012103959A (ja) * | 2010-11-11 | 2012-05-31 | Fujitsu Ltd | ベクトル処理回路、命令発行制御方法、及びプロセッサシステム |
-
1989
- 1989-04-19 JP JP9908889A patent/JPH02291073A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19735350B4 (de) * | 1996-08-19 | 2006-12-07 | Samsung Electronics Co., Ltd., Suwon | Vektorprozessor zum Ausführen paralleler Operationen und Verfahren hierfür |
JP2012103959A (ja) * | 2010-11-11 | 2012-05-31 | Fujitsu Ltd | ベクトル処理回路、命令発行制御方法、及びプロセッサシステム |
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