JPH02291073A

JPH02291073A - ベクトルデータ処理装置

Info

Publication number: JPH02291073A
Application number: JP9908889A
Authority: JP
Inventors: Shigenori Takegawa; 竹川　茂則; Tae Shijiyou; 四條　多恵
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1989-04-19
Filing date: 1989-04-19
Publication date: 1990-11-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明はベクトルデータ処理装置に関し、特に倍精度の
ベクトルデータと単精度のベクトルデータとを処理可能
なベクトルデータ処理装置に関するものである。

従来技術従来、この種のベクトルデータ処理装置の一例として第
５図に示す様なものがある。第５図は入力クロス／＜５
００，ベクトルレジスタ５０１，５０２．ベクトルデー
タ処理手段５０３の４つの部分から構成されている。

入力クロスバ５００は主メモリ及びベクトルデータ処理
手段より出力される２×Ｎビット幅のベクトルデータを
選択し、主メモリまたはベクトルレジスタ５０１，５０
２に出力する。ベクトルレジスタ５０］．．５０２は、
命令によってベクトルデータの書込み指示が行なわれた
場合には、人力クロスバＩＩ００の出力スる２×Ｎビッ
ｉ・のベクトルデータを格納１−，、命令によっでベク
トルデータの読出しが指示された場合には、ベクトルデ
ータ処理丁段５０３に対（７て２　Ｘ　Ｎビッ１・幅の
ベクトルデータを出力する。

ベクトルデータ処理千段５０３は命令によって四則演算
等の処理を行い、倍精度演算命令のときは２×Ｎビッ１
・幅の演算結果を出力し２、また中粘度演算命令のとき
は上位Ｎビッ１・には゛′Ｏ”　　ド位Ｎビッｌ・には
演算結果を出力する。

次にこの様なベク１・ル演砕処理装置において主メモリ
の２つのベクトルデータをそれぞれベクＩ・ルレジスタ
５０１　とベク１・ルレジスタ５０２にロードし２、こ
の２つのベク１・ルデ−タの演呻ヲ行い、演算結果を主
メモリにス１・アする動作を説明する。

この様な動作を行うには、最初、ロード命令を発行しベ
ク１・ルｌノジスタ５０１に第１オペランドのベクトル
データをロードし、次にまた口一ド命令を発行して第２
オベレンドとなるベクトルデータをベクトルＬ＝ジスタ
５（）２にロ−ドづーる。し，かる後、演算命令を発行
Ｌ．　”ｒ最後にス１・１命令をゝ；ｔ：　ｆｉ’　ｔ
”ることにより演聳結果を主メモリにス１・アずる，二
とができる。以上は、処理するベクトルデータの要素数
が、ベクトルレシスタに格納ｉ’ｉＪ能なベクトルデー
タの要素数以下となる場合に一ついごてある。

これに対（７、処理するベクトルデータの要素数がベク
１・ルＬ／：，；スタの格納ｉ’ｉＪ能な要素数より大
ムる場合について以下に述べる。処理する主メー〔りの
２つのベクトルデータＡ，Ｂの要素数を２５６個とし、
ベク１・ルレジスタ５０１，５０２に格納＋．＋Ｊ能な
ベクトルデータの要素数を６４個とした場合にー）いて
、第６図を参照して説明する。

２つのベクトルデータＡ，Ｂの要素数の２５８　＋４ベ
ク１・ル１ノジスク５０１．５０２に格納可能なベクト
ルデータの要素数の６４より大きいため、ベクトルデー
タＡＢの演算を６４要素ずつ４回に分けて行なわなけれ
ばならない。第６図は４の時のタイムチャ−１・を示【
７ている。ロー　ド動作６（］１はロド命令によって主
メモリのベクトルデータをベク１・ルレジスタに格納す
るタイミングを示している。

ベター・ルデータＡのロード命令が発行されると、ベタ
ー・ルアー夕の最初の要素は発行からＸクロック゛り゛
イクル後にベター・ルレジスタ５０１　に人力され６４
クロックザイクル間でＯから６３要素のベクトルデー夕
Ａがベク１・ルレジスタ５０１に格納される。

ベクトルデータＢのロード命令はベク１・ルデタＡのロ
ード命令の発行から６４クロックザイクル（クロックザ
イクルを以下′Ｆと称す）後に発ｔ１され、ベクトルデ
ータＡのロード命令と同様にベク１・ルレジスタ５０２
に格納される。したがって、最初のべグー・ルロード命
令の発行から（ｘ＋６４．）Ｔ後にベクトルデータＢの
Ｏ要素はベク１・ルレジスタ５０２に入力される。演算
命令はこの時発行され、ＹＴ後に演算結果が人力クロス
バ５００に出力され、人力クロスバ５００は演算結果を
主メモリに対して出力する。この主メモリへのデータの
送出と同じタイミングでストア命令は発行され、ｚ　’
Ｉ’後に演算結果の０要素は主メモリに入力され、６４
′ｒ間で６７１ザ素の演算結１！が主メモリに格納され
る。

この様に処理することて、６４要素のフつのべク１−ル
デー夕間の演算を行うには、（　Ｘ　十ｙ　＋ｚ＋１２
８）’Ｉ’間必要であり、２５６要素を持つベク１ルデ
ータ間の演算を行うには、（　ｘ　＋ｙ　＋　Ｚ　＋　
．１２８）Ｘ４Ｔ間必要であった。

十辻した従来のベクトルデータ処理装置は、Ｊ１１精度
（Ｎビッ１・幅）のベク１・ルデ−タ間の演算も倍精度
（２×Ｎビッ１・幅）のべク１・ルデータ間の演算と同
し様に処理しているため処理時間が同一となり、『Ｉ１
．精度のべク１・ルデータのビ・ソ１・幅が小さいとい
う利点が生かされていない、，発明の目的そこで、本発明はかかる従来技術の欠点を解決ずべくな
されたものであって、その［１的とするところは、Ｉ１
ｔ精度のべク１・ルデータのビット幅が小さいという利
点を生かして、デ−タアクセス回数を減らずことにより
、処理速度を向Ｊ一可能と１，たベクトルデータ処理装
置を提ｆ１（することにある。

発明の構成本発明によれば、Ｎビッ１・幅（Ｎは自然数）のデータ
形式のべク１・ルデータと、Ｍ×Ｎビッ１・幅（Ｍは２
以上の自然数）のデータ形式のベクｌ・ルデータとを処
理可能なベクトルデータ処理装置であって、少くとも、
Ｍ×Ｎ×Ｌ　（Ｌは２以」二の自然数）ビッｌ・の容量
を有するベクｌ・ルレジスタと、前記ベクトルレジスタ
の出力データを用いてデータ処理をなすデータ処理手段
と、前記Ｎビッｌ・幅のデータ形式のベクトルデータ処
理命令に応答してＮビット幅のＭ×Ｌ個のデータを一群
として前記ベクトルレジスタに格納制御し、この格納デ
ータを順次読出して前記データ処理手段へ処理可能なデ
ータ形式に変換して出力する手段と、前記Ｍ×Ｎビット
幅のデータ形式のベクトルデータ処理命令に応答してＭ
×Ｎビット幅のＬ個のデータを一群として前記ベクトル
レジスタに格納制御し、この格納データを順次読出して
前記データ処理手段が処理可能なデータ形式に変換して
出力する手段とを含むことを特徴とするベクトルデータ
処理装置が得られる。

実施例次に本発明の実施例について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図において、入力クロスバ１０１は主メモリとベクトル
データ処理手段１０３とから人力される２×Ｎビッｌ・
幅のベクトルデータを入力し、・主メモリとベクトルレ
ジスタ１０１，１０２に選択出力する。ベク１・ルレジ
スタ１０１は、２×Ｎビット幅のｇ要素のベク］・ルデ
ータと、Ｎビット幅のベクトルデータの場合は２×ρ要
素のベクトルデータとの２種類のデータ形式のベクトル
データを選択して格納する。格納されたベクトルデータ
はベクトルレジスタの演算命令によって２×Ｎビット幅
のベクトルデータとして読出される。

データ変換手段１０４はベクトルレジスタ１０１より読
出される２×Ｎビット幅のデータを演算命令のデータ形
式に従って、単精度の演算命令時は、演算結果のＮビッ
ト幅のデータを、出力する２×Ｎビッ１・のデータの下
位Ｎビッｌ・に選択出力し、倍精度の演算命令時は、演
算結果の２×Ｎビッ１・幅のデータをそのまま出力する
。

ベクトルデータ処理手段１０３は倍精度演算命令時、２
×Ｎビット幅のべク１・ルデータを入力し、２×Ｎビッ
ｌ・幅の演算結果を出力する。一方、単精度演算命令時
には、下位Ｎビットに有効なデータが配置されたデータ
を入力し演算結果を下位Ｎビッ１・に出力する。

ベクトルレジスタ１０２，データ変換手段１０５はそれ
ぞれベクトルレジスタ１０ｌ，データ変換手段１０４と
同様の動作を行う。

次にベクトルレジスタ１０１、データ変換手段１０４の
構成と、動作について第２図，第３図，第４図を参照し
て説明する。

第２図はベクＩ・ルレジスタ１０１とデータ変換手段１
０４とのブロック図であり、第３図，第４図はベク１・
ルレジスタ１０１とデータ変換手段１０４との制御を行
うための、それぞれリード制御回路、ライ１・制御回路
である。

本実施例によれば、２×Ｎビット幅のベクトルデータＡ
の各要素Ａ　Ｏ，Ａ　ｌ，Ａ２，・・・ＡΩはレジスタ
ファイル２０１，２０２に第９図の様に格納され、Ｎビ
ット幅のベクトルデータａの２ｇ個の要素ａＯ，ａ１，
　ａ　２，・・・ａ２Ｊ−１はレジスタファイル２０１
．−，２０２に第１０図に示す様に格納される。

以下にベクｌ・ルレジスタとデータ変換回路の構成と動
作について説明する。まず第２図のベクトルレジスタ１
０１と、データ変換手段１０４のブロック図について説
明する。ベクトルレジスタ１０１は、２×Ｎビット幅の
ライトデータを入力し、」二位Ｎビットと下位ビットを
ライト制御回路からのライトデータセレクト信号により
選択するセレクタ２００と、セレクタ２００より選択さ
れたＮビット幅のライトデータをライト制御回路からの
ライドアドレス及びライトイネーブル０にしたがって格
納し、またリード制御回路からのリードアドレスに従っ
てＮビット幅のデータを出力するレジスタファイル２０
１と、ライｌ・データの下位Ｎビットをライト制御回路
からのテイｌ・データ、ライトイネーブル１にしたがっ
て格納し、リード制御回路からのりドアドレスにしたが
ってＮビッ１・幅のデータを出力するレジスタファイル
２０２とがら構成される。

データ変換手段＋０４は、り−１・制御回路からのリー
ドデータセレクト０によってベクｌ・ルレジスタ２０１
のＮビットの出力データと″゛Ｏ“を選択出力するセレ
クタ２０３と、リード制御回路からのリードデータセレ
ク１・１にしたがってレジスタファイル２０１とレジス
タファイル２０２のＮビッ１・幅の２つのデータを選択
出力するセレクタ２０４とから構成される。

次に第３図のリード制御回路、第４図のライ１・制御回
路について説明する。このリード制御回路、ライト制御
回路はベク１・ルレジスタ対応にそれぞれ１セットずつ
用意され、図示せぬ命令発行部からのリード制御信号、
ライｌ・制御信号にしたかって、ベクトルレジスタのリ
ードとライ１・を独立して制御する。

ライト制御回路は、ベク１・ルレジスタにライ１・され
るデータが入力されるＩＴ前に命令発行部よ］］り転送されるライ１・制御信号によって起動される。

ライト制御信号は格納されるベクトルデータの要素数で
あるベク１・ル長データと、ライ１・起動信号、演算モ
ード（単精度のライトデータか否かを示す）信号の３種
の信号から構成されている。

ベクトル長カウンタ４００はライ１・起動信号によって
ベク１・ル長データをカウンタの初期値として格納し、
Ｏになるまで毎Ｔカウントダウンする。

またベク１・ル長カウンタ４００は０以外のカウント値
の場合、ライトアドレスカウンタ４００、アンド回路４
０［ｉ．４０７にライ１・データ有効信号４０として゛
１”を出力する。

ライ１・フラグレジスタ４０２はライ１・起動信号によ
って演算モード信号を格納し、ライ１・データがＮビッ
１・幅のデータの場合、単精度指示信号４１として′″
１−″をライ１・アドレスカウンタ４０１、ナアンド回
路４０４，４０５に出力する。また、単精度指示信号４
１はライ１・データセレク１・信号となり、ベク１・ル
レジスタのセレクタ２００てライ１・データの下位Ｎビ
ットを選択するのに使用される。

ライドアドレスカウンタ４０１はライト起動信号によっ
てリセッ１・され、ライＩ・データ有効信号４０と単精
度指示信号４１にしたがってカウン１・アップを行う。

ライトデータ有効信号４ｏはライ１・アドレスカウンタ
４０１のカウン１・アップを指示し、単精度指示信号４
１はライＩ・アドレスヵウンタ４０１のカウントアップ
値（倍精度ライ１・データ時は２、単精度ライトデータ
時は１）を指示する。つまり、ライトアドレスカウンタ
４０１は単精度指示信号４］が“１”で、ライトデータ
有効信号４ｏが゛′１”のとき＋１のカウントを行い、
単精度指示信号４］が゛０″てライ１・データ有効信号
４ｏが″１”のとき＋２のカウント行う。

またライトアドレスカウンタ４０１はライ１・アドレス
として最下位ビッ１・４２を除くカウンタ値をベクトル
レジスタのライトアドレスとして出力する。ライトアド
レスカウンタ４０１のカウンタ値の最下位ビット４２は
、ライトデータ有効信号４ｏと単精度指示信号４１とと
もにライｌ・イネーブル０とライ１・イネーブル１との
生成に使用される。

第８図は最下位ビッ１・４２とライ１・データ有効信号
４０と、更には単精度指示信号４１とによってライトイ
ネーブル０，］．を生成する真理値表である。ライトイ
ネーブル０はレジスタファイル２ｏｌに対して、またラ
イ１・イネーブル１−はレジスタファイル２０２に対し
て夫々入力されるライ１・デタの格納を指示する。

リード制御回路は命令発行部より命令発行時に転送され
るリード制御信号によって起動される。

このリード制御信号は、リードされるベクトルデータの
要素数を示すベクトル長データと、リード起動信号と、
演算モード信号との３種の信号からなる。

ベクトル長カウンタ３００はリード起動信号によりベク
トル長データを格納し、カウンタ値が０になるまで−１
カウントする。またベクトル長カウンタ３００は０以外
のカウンタ値の時リードアドレスカウンタ３０１に力１
クント指示信号３０を出力する。リードフラグレジスタ
３０２はリード起動信号によって演算モード信号を格納
しライ１・データがＮビッ１・幅のデータの場合、単精
度指示信号３１として“１″をリードアドレスカウンタ
３０１．アンド回路３０４に出力する。また、単精度指
示信号３１はリードデータセレクト０信号となり、デー
タ変換手段のセレクタ２０３て゛０”を選択出力するの
に使用される。

リードアドレスカウンタ３０１はリード起動信号によっ
てリセットされ、単精度指示信号３１が゛１”でかつカ
ウント信号３０が゛′１”のとき＋１のカウントを、ま
た単精度指示信号３１が゛Ｏ′゜でかつカウント信号３
０が１のとき＋２のカウントを夫々行う。リードアドレ
スカウンタ３０１　は最下位ビットを除くカウンタ値を
ベクトルレジスタのリードアドレスとして出力し、最下
位ビット３２をインバータ３０３に出力する。出力され
た最下位ビット３２はインバータ３０３によって反転さ
れ、アンド回路３０４によって単精度指示信号とアンド
処理されてリードセレクト１信号となる。リードセレク
ト１信号はデータ変換手段のセレクタ２０４の選択信号
となり、“１”のときレジスタファイル２０１のＮビッ
トの出力データを選択し出力する。

次に、ベクトルレジスタに２×Ｎビッ１・幅とＮビット
幅のデータをベクトルレジスタにセットする動作を説明
する。ます、２×Ｎビット幅のρ要素を持つベクトルデ
ータＡをベクトルレジスタに格納する動作について説明
する。ベクトルデータＡの各要素は０要素から順にＡ　
Ｏ，Ａ　ｌ，Ａ　２，Ａ　３・・・　ＡＪ−１とする。

第１１図はこの時のタイムチャートである。

ライト起動信号はベクトル長力ウタ４００に“ｇ“を格
納し、ライトアドレスカウンタ４０１に゛′Ｏ”を格納
し、ライトフラグレジスタ４０２に“Ｏ“を格納する。

ライトデータ有効信号４０はｌｌＴ間“１”となる。

単精度指示信号４１は次のライ１・起動信号によてライ
トフラグレジスタ４０２が更新されるまで″０″となる
。ライトアドレスレジスタ４０１は単精度指示信号４１
が０でかつライトデータ有効信号４０が，ＱＴ間“１”
となるので、ｌｌＴ間、＋２のカウントを行う。したが
って、ライトアドレスはＯからｇまで毎Ｔカウントアッ
プする。ライトデータセレクト信号は“０”なので、ベ
クトルレジスタのセレクタ２００はライトデータの上位
Ｎビットを選択する。

ライトイネーブル０とライトイネーブル１は、単精度指
示信号４１が゛０”でライトデータ有効信号がｆｉＴ間
“１”となるので、第８図の真理直表からわかる通りと
もにｆｉＴ間゛１”となる。以上のことから２×Ｎビッ
ト幅のＡＯ，・・・　Ａ４−１のベクトルデータは第９
図の様に格納されることになる。

Ｎビット幅のベクトルデータのライトについて述べる。

いま、ベクトルレジスタに格納する２．１！要素のベク
トルデータａの各要素をａＯ，ａｌ，ａ２−．　　ａ２
ｊ−１とする。第１２図はこのａＯ．ａＬａ２，・・・
，ａ２１川のベクトルデータを格納する時のライト制御
回路のタイムチャートである。

ライト起動信号はベクトル長カウンタ４００，ライトア
ドレスカウンタ４０１，ライトフラグレジスタ４０２に
それぞれ“２ｇ”，゛０“，′１”を格納する。ライト
データ有効信号４０は２，＆Ｔ間“１”となる。単精度
指示信号４１は次のライト起動信号によってライトフラ
グレジスタ４０２が更新されるまで′゛１”となる。

ライトアドレスカウンタ４０１は単精度指示信号４１が
″１”でかつライ１・データ有効信号４０が２１Ｔ間“
１”となるので、２ΩＴ間＋１のカウントを行う。した
がって、ライトアドレスはＯからｇまで２Ｔおきにカウ
ントアップする。ライトデータセレクト信号は“゜１”
なので、ベクトルレジスタのセレクタ２００はライトデ
ータの下位Ｎビットを選択する。

ライトイネーブルＯとライトイネーブル１は、ライトア
ドレスカウンタ４０１の最下位ビットが０，１，０，１
，・・・と毎Ｔ反転するため、それぞれ“１，０，１，
０，・・・，０″，“０，１，０，１，・・・　１”と
毎Ｔ反転する。以上のことがらＮビッ１・幅のａ　Ｏ．
ａ　Ｌ，ａ　２−ａ　　２１１のベクトルデータは第１
０図の様に格納される。

次にリード動作について説明する。まず、第９図の様に
２ｘＮビッ１・幅のデータを格納されたベクトルレジス
タのリードについて説明する。命令発行部からリード起
動信号か転送されると、リド制御回路のベク１・ル長カ
ウンタ３００　．リードアドレスカウンタ３０１，リー
ドフラグ１ノジスタ３０２はそれぞれ゛ｇ”，゛′０゜
’，”ｏ’“を格納する。

リードアドレスカウンタ８０１はカウン１・指示信号３
０がβＴ間゛］”となり、単精度指示信号３１が゛０”
であるので、０から２ｇまで毎Ｔ＋２カウン１・を行う
。したがって、リードアドレスは毎Ｔｏからｇまでカウ
ン１・アップする。リードセレクトＯとリードセレク１
・］はリードフラグレジスタ３０２がリード起動信号に
よって更新されるまで″′Ｏ”となる。

リードセレクト０とリードセレク１・１によって制御さ
れるデータ変換手段１０４のセレクタ２０３とセレクタ
２０４は、それぞれレジスタファイル２０１とレジスタ
ファイル２０２のＮビッ１・のデータを選択する。以上
のことより、ベクトルレジスタに格納されたβ要素の２
×Ｎビッ１・幅のベク１・ルデ夕はデータ変換手段によ
り要素０より順に出力される。

次に第１０図のようにベクｌ・ルレジスタに格納された
Ｎビッ１・幅のベクトルデータのリード動作について説
明する。命令発行部からリード起動信号が転送されると
、リード制御回路のベクトル長カウンタ３００，リード
アドレスカウンタ３０１，リードフラグレジスタ３０２
はそれそれ゛２ｇ”，”Ｏ”″゛１”を格納する。

リードアドレスカウンタ３０１　はカウンＩ・指示信号
３０が２ρＴ間゛′１”となり、単精度指示信号３１か
゛１”であるので、Ｏから２９まで毎Ｔ千１カウントを
行う。したがってリードアドレスは２Ｔおきに０〜ｇま
でカウトアップずる。リードセレクト０はリードフラグ
レジスタ３０２がリード起動信号によって更新されるま
て′゛１”となり、セレクタ２０３は゛′０”を選択す
る。

リードセレクト１はリードアドレスカウンタ３０ｊの最
下位ビッ１・が”０，１，０．１・・・　と毎Ｔ反転し
、単精度指示信号が゛］”を示すので゛１０，１，０，
・・・　と２４）Ｔ間変化する。セレクタ２０４はリ一
ドセレク１・１の指示によりレジスタファイル２０１と
レジスタファイル２０２のＮビッ１・幅の出力データを
毎Ｔ交亙に選択出力する。

以」二の様な本発明の実施例において、従来例で示した
主メモリ内の２つの２５６要素のＮビッ１・幅のベクト
ルデータを演算し、主メモリにス１・アする動作を説明
する。ヘク１・ルレジスタの格納不能な要素数は、従来
例ではＮビット幅と２×Ｎビッｌ・幅のデータとも６４
要素となるが、本発明ではＮビッ１・幅のデータでは１
２８要素となる。したがって、本実施例は単精度データ
の演算を演算する場合には、一度に１２８要素のべク１
・ルデータを演算することが可能である。

第７図は演算する２５６要素のデータを１２８要素に分
割して演算したタイムチャ−１・てある。ロド動作７０
１　はロード命令によって主メモリのべク１・ルデータ
をベク１・ルレジスタに格納するタイミングを示してい
る。ベクトルデータＡのロード命令が発行されると、ベ
クトルデータの要素は発行からｘＴ後にベクトルレジス
タ１０１に入力され１２８Ｔ間でＯ〜１２７要素のベク
トルデータＡがベクトルレジスタ１０１に格納される。

ベクトルデータＢのロード命令はベクトルデータＡのロ
ード命令の発行から１２８Ｔ後に発行され、ベクｉ・ル
データＡのロード命令と同様にベク１・ルレジスタ５０
２に格納される。したかって、最初のベク１・ルローＦ
命令の発行から（　ｘ　−１−　１２８）　Ｔ後にベク
トルデータＢの０要素がベク１・ルレジスタ１ｏ２に入
力される。

演算命令はこの時発行され、ｙＴ後に演算結果を入力ク
ロスバ１００に出力し、人力クロスバ１００は演算結果
を主メモリに対して出力する。この主メモリのデータの
送出と同じタイミングでス１・ア命令は発行され、ｚＴ
後に演算結果の０要素は主メモリに入力され、１２８Ｔ
間で１２８要素の演算結果が種メモリに格納される。

この様に本実施例のベクトルデータ処理装置は１　２　
８要素のベクトルデータ間の演算を行うには、（Ｘ→−
ｙ　＋ｚ　＋　２５６）Ｔの時間を必要とし、２５６要
素の場合は（ｘ　＋　ｙ　＋　ｚ　−１−２５６）Ｘ　
２　Ｔの時間を必要とする。これは従来例で説明した（
　ｘ　十ｙ　十ｚ＋　１２８）Ｘ　４　Ｔと比較すると
（ｘ−１−ｙ＋ｚ）ｘ２Ｔ間の性能アップとなる。

すなわぢ、本発明では、Ｎビッ１・幅と２　Ｘ　Ｎビッ
ト幅の２つのデータ形式によってベク１・ルレジスタの
横成を変えることによって、Ｎビッ１・幅のデータ形式
の場合には２×Ｎビッ１・幅のデータ形式の２倍の要素
数を格納できるようにし、主メモリとのアクセス回数を
減らすことができるのである。

一般に、Ｎビット幅とＭ×Ｎビッ１・幅との両デタ形式
のベクトルデータの処理を考えると、ベク１・ルレジス
タとしては、Ｍ×Ｎ×Ｌ　（Ｌは一度に格納可能なデー
タ要素数）の容量のものを用いＮビット幅のデータ形式
ではＭ×Ｌ個のデータを一群として処理し、Ｍ×Ｎビッ
１・幅のデータ形式ではＬ個のデータを一群として処理
するよう制御すれば良い。

発明の効果叙上の如く本発明によれば、データ形式に応じて一群で
処理するデータ要素数をベクｊ・ルレジスタの容量に応
じて可変として処理することにより、主メモリに対する
ベクトルデータのアクセス回数を減らずことができ、よ
ってビッｌ・幅が小なるデータ形式の処理に関して、性
能向上が可能となるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック部、第２図は第
１図のべクｌ・ルレジスタ１０１　とデータ変換手段１
０４の詳細ブロック図、第３図はベク１・ルレジスタ、
データ変換手段を制御ずるりード制御回路、第４図はベ
ク１・ルレンスタのライ１・制御を行うライ１・制御回
路、第５図は従来例を示すブロック図、第６図は従来例
で示した演算のタイムチャ−１・、第７図は実施例で示
した演算のタイムチャ−１・、第８図は第４図のライ１
・イネーブル０，１の真理値表、第９図は倍精度のデー
タを格納したときのベク１・ルレジスタの内容を示す図
、第１０図は単精度のデータを格納したときのベク１・
ルレジスタの内容を示す図、第１１図は倍精度のデタを
格納するときのライト制御回路の動作を示すタイムチャ
ート、第１２図は単精度のデータを格納ずるときのライ
１・制御回路の動作を示ずタイムチャ−１・である。主要部分の符号の説明１０１，１０２・・・・・ベクｌ・ルレジスタ１０３・
・・・・・ベクトルデータ処理手段１０４，１０５・・
・・・データ変換手段２００，２０３．２０．４・・・
・・・セレクタ２０１．２０２・・・・・・レジスタフ
ァイル第１図

Claims

【特許請求の範囲】

（１）Ｎビット幅（Ｎは自然数）のデータ形式のベクト
ルデータと、Ｍ×Ｎビット幅（Ｍは２以上の自然数）の
データ形式のベクトルデータとを処理可能なベクトルデ
ータ処理装置であって、少くとも、Ｍ×Ｎ×Ｌ（Ｌは２
以上の自然数）ビットの容量を有するベクトルレジスタ
と、前記ベクトルレジスタの出力データを用いてデータ
処理をなすデータ処理手段と、前記Ｎビット幅のデータ
形式のベクトルデータ処理命令に応答してＮビット幅の
Ｍ×Ｌ個のデータを一群として前記ベクトルレジスタに
格納制御し、この格納データを順次読出して前記データ
処理手段へ処理可能なデータ形式に変換して出力する手
段と、前記Ｍ×Ｎビット幅のデータ形式のベクトルデー
タ処理命令に応答してＭ×Ｎビット幅のＬ個のデータを
一群として前記ベクトルレジスタに格納制御し、この格
納データを順次読出して前記データ処理手段が処理可能
なデータ形式に変換して出力する手段とを含むことを特
徴とするベクトルデータ処理装置。