JP2012128559A - 演算処理装置 - Google Patents
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Abstract
【解決手段】同時アクセス可能な複数のメモリブロックbank0〜bank3を有するデータメモリ2との間でデータを遣り取りする複数のベクトルパイプライン121〜124を有する演算処理装置であって、前記データメモリに対するストライドアクセスを、基本パターンのデータサイズを決める第1パラメータと、該基本パターンにおける有効なデータ数を決める第2パラメータで規定する。
【選択図】図3
Description
バンクメモリの物理アドレス
=(データのバイトアドレス)÷(各バンクのラインサイズ × バンク数)
=(データのバイトアドレス)÷(16 × 4)
CNT×N≧DST
(付記1)
同時アクセス可能な複数のメモリブロックを有するデータメモリとの間でデータを遣り取りする複数のベクトルパイプラインを有する演算処理装置であって、
前記データメモリに対するストライドアクセスを、基本パターンのデータサイズを決める第1パラメータと、該基本パターンにおける有効なデータ数を決める第2パラメータで規定することを特徴とする演算処理装置。
前記第1パラメータをDSTとし、前記第2パラメータをCNTとし、前記同時アクセス可能なメモリブロックの数をNとするとき、DSTおよびCNTは、CNT×N≧DSTを満たす整数として規定されることを特徴とする付記1に記載の演算処理装置。
さらに、第1ビット幅を有する第1レジスタを有し、
前記ストライドアクセスにより同時にアクセスされるメモリブロックの数は、前記第1ビット幅に従って規定されることを特徴とする付記1または2に記載の演算処理装置。
前記第1レジスタは、前記第1ビット幅の複数のエントリを有するベクトルレジスタであることを特徴とする付記2または3に記載の演算処理装置。
前記ストライドアクセスは、ストライドロード/ストア命令によるアクセスであり、
デコードした命令が前記ストライドロード/ストア命令のとき、該ストライドロード/ストア命令の先行命令がロード/ストア命令の場合には、当該先行命令が完了した時点で、前記ストライドロード/ストア命令を前記ベクトルパイプラインへ発行するようになっていることを特徴とする付記1〜4のいずれか1項に記載の演算処理装置。
さらに、アドレス生成部を有し、
該アドレス生成部は、前記第1および第2パラメータにより規定される前記基本パターンおよびベースアドレスを受け取って、前記複数のメモリブロックに対するアドレス信号をそれぞれ生成することを特徴とする付記1〜5のいずれか1項に記載の演算処理装置。
前記アドレス生成部は、
前記基本パターンにおける有効なデータのアドレスを、前記ベースアドレスをインクリメントして生成することを特徴とする付記6に記載の演算処理装置。
前記メモリブロックは、前記データメモリにおけるバンクであることを特徴とする付記1〜7のいずれか1項に記載の演算処理装置。
2 データメモリ
3 命令メモリ(IMEM)
11 デコーダ(デコードロジック)
12 ベクトルパイプライン部
13 スカラーレジスタ(SR)
14 ベクトルレジスタ(VR)
15 マルチプレクサ・デマルチプレクサ(MUX/DEMUX)
16 アドレス生成部
bank0〜bank3 バンク(メモリブロック)
CNT カウント(count:第2パラメータ)
DST ディスタンス(distance:第1パラメータ)
N 同時アクセス可能なバンク(メモリブロック)の数
Claims (5)
- 同時アクセス可能な複数のメモリブロックを有するデータメモリとの間でデータを遣り取りする複数のベクトルパイプラインを有する演算処理装置であって、
前記データメモリに対するストライドアクセスを、基本パターンのデータサイズを決める第1パラメータと、該基本パターンにおける有効なデータ数を決める第2パラメータで規定することを特徴とする演算処理装置。 - 前記第1パラメータをDSTとし、前記第2パラメータをCNTとし、前記同時アクセス可能なメモリブロックの数をNとするとき、DSTおよびCNTは、CNT×N≧DSTを満たす整数として規定されることを特徴とする請求項1に記載の演算処理装置。
- さらに、第1ビット幅を有する第1レジスタを有し、
前記ストライドアクセスにより同時にアクセスされるメモリブロックの数は、前記第1ビット幅に従って規定されることを特徴とする請求項1または2に記載の演算処理装置。 - 前記ストライドアクセスは、ストライドロード/ストア命令によるアクセスであり、
デコードした命令が前記ストライドロード/ストア命令のとき、該ストライドロード/ストア命令の先行命令がロード/ストア命令の場合には、当該先行命令が完了した時点で、前記ストライドロード/ストア命令を前記ベクトルパイプラインへ発行するようになっていることを特徴とする請求項1〜3のいずれか1項に記載の演算処理装置。 - さらに、アドレス生成部を有し、
該アドレス生成部は、前記第1および第2パラメータにより規定される前記基本パターンおよびベースアドレスを受け取って、前記複数のメモリブロックに対するアドレス信号をそれぞれ生成することを特徴とする請求項1〜4のいずれか1項に記載の演算処理装置。
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Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH10134036A (ja) * | 1996-08-19 | 1998-05-22 | Samsung Electron Co Ltd | マルチメディア信号プロセッサの単一命令多重データ処理 |
JP2010218350A (ja) * | 2009-03-18 | 2010-09-30 | Nec Corp | 情報処理装置 |
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