JPS62100839A - ソフトウエア命令によるフア−ムウエア実行方式 - Google Patents
ソフトウエア命令によるフア−ムウエア実行方式Info
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- JPS62100839A JPS62100839A JP24086685A JP24086685A JPS62100839A JP S62100839 A JPS62100839 A JP S62100839A JP 24086685 A JP24086685 A JP 24086685A JP 24086685 A JP24086685 A JP 24086685A JP S62100839 A JPS62100839 A JP S62100839A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はソフトウェア命令によるファームウェア実行方
式に関し、特にデータ処理装置におけるハードウェア機
能ならびにファームウェア機能をソフトウェア命令を使
用して実行する方式に関する。
式に関し、特にデータ処理装置におけるハードウェア機
能ならびにファームウェア機能をソフトウェア命令を使
用して実行する方式に関する。
従来、この種のデータ処理装置では、ソフトウェア命令
群の実行制御、例外処理制御、障害処理制御、初期設定
制御、ハードウェア事象処理制御などのファームウェア
を含むハードウェア（以下、特に断らない限りハードウ
ェアはファームウェアを含むものとする）機能をそれほ
ど高速性を要求されない機能であってもファームウェア
制御で実現していた。
群の実行制御、例外処理制御、障害処理制御、初期設定
制御、ハードウェア事象処理制御などのファームウェア
を含むハードウェア（以下、特に断らない限りハードウ
ェアはファームウェアを含むものとする）機能をそれほ
ど高速性を要求されない機能であってもファームウェア
制御で実現していた。
上述した従来のデータ処理装置は、ハードウェア機能を
ファームウェア制御によって実現しているので、ファー
ムウェア容量は決して少なくなかった。ファームウェア
の命令、すなわちマイクロ命令は一般にソフトウェア命
令に比較して非常に複雑であり、それほど高速性を要求
されないハードウェア機能をファームウェア制御にする
ことは設計効率を低下させるという欠点がある。
ファームウェア制御によって実現しているので、ファー
ムウェア容量は決して少なくなかった。ファームウェア
の命令、すなわちマイクロ命令は一般にソフトウェア命
令に比較して非常に複雑であり、それほど高速性を要求
されないハードウェア機能をファームウェア制御にする
ことは設計効率を低下させるという欠点がある。
また、この種のデータ処理装置では機種が異なるとソフ
トウェア命令の互換性があってもファームウェアの方式
やマイクロ命令形式には互換性がないのが通常であり、
新規にデータ処理装置を開発する場合にはファームウェ
アもすべて再設計しなければならず、設計効率と設計品
質とを著しく低下させるという欠点がある。
トウェア命令の互換性があってもファームウェアの方式
やマイクロ命令形式には互換性がないのが通常であり、
新規にデータ処理装置を開発する場合にはファームウェ
アもすべて再設計しなければならず、設計効率と設計品
質とを著しく低下させるという欠点がある。
本発明の目的は、上述の点に鑑み、ファームウェア制御
で行っていたファームウェアを含むハードウェア機能の
一部をＣＰＵがハードウェアを管理する主記憶領域に格
納されたプログラムで制御可能にするようにしたソフト
ウェア命令によるファームウェア実行方式を提供するこ
とにある。
で行っていたファームウェアを含むハードウェア機能の
一部をＣＰＵがハードウェアを管理する主記憶領域に格
納されたプログラムで制御可能にするようにしたソフト
ウェア命令によるファームウェア実行方式を提供するこ
とにある。
本発明のソフトウェア命令によるファームウェア実行方
式は、ソフトウェアにより管理された第１の領域ならび
にハードウェアにより管理された第２の領域からなる主
記憶装置と中央処理装置とを少な（とも備え、前記第１
の領域に格納された第１のプログラムを前記中央処理装
置が実行するときには前記第１のプログラムが指定する
アドレスで前記第２の領域のアクセスを禁止したデータ
処理装置において、前記第２の領域に格納された第２の
プログラムと、この第２のプログラムを前記中央処理装
置が実行するモードであることを指定するモード指定手
段と、前記第２のプログラムを実行するモードのときに
は命令語取出しに使用する第１のアドレスおよび予め定
めた特定のレジスタ内のアドレスをベースアドレスとし
て命令のアドレスシラブルから展開した第２のアドレス
についてはアドレス変換を実行しないようにする選択手
段と、同じく前記第２のプログラムを実行するモードの
ときには前記第１および第２のアドレスで前記第２の領
域をアクセス可能とするアクセス許可手段とを有する。
式は、ソフトウェアにより管理された第１の領域ならび
にハードウェアにより管理された第２の領域からなる主
記憶装置と中央処理装置とを少な（とも備え、前記第１
の領域に格納された第１のプログラムを前記中央処理装
置が実行するときには前記第１のプログラムが指定する
アドレスで前記第２の領域のアクセスを禁止したデータ
処理装置において、前記第２の領域に格納された第２の
プログラムと、この第２のプログラムを前記中央処理装
置が実行するモードであることを指定するモード指定手
段と、前記第２のプログラムを実行するモードのときに
は命令語取出しに使用する第１のアドレスおよび予め定
めた特定のレジスタ内のアドレスをベースアドレスとし
て命令のアドレスシラブルから展開した第２のアドレス
についてはアドレス変換を実行しないようにする選択手
段と、同じく前記第２のプログラムを実行するモードの
ときには前記第１および第２のアドレスで前記第２の領
域をアクセス可能とするアクセス許可手段とを有する。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のソフトウェア命令によるフ
ァームウェア実行方式における命令供給部内の実効アド
レス生成部を示す構成図である。
ァームウェア実行方式における命令供給部内の実効アド
レス生成部を示す構成図である。
レジスタ１０は、命令語レジスタのアドレスシラブル（
ＡＳ）部である。このレジスタ１０におけるＢ部はベー
スアドレスとなる汎用レジスタ （ＧＲ）の指定部、１
部はインデックスアドレスとなるＧＲの指定部、Ｄ部は
相対アドレス部である。
ＡＳ）部である。このレジスタ１０におけるＢ部はベー
スアドレスとなる汎用レジスタ （ＧＲ）の指定部、１
部はインデックスアドレスとなるＧＲの指定部、Ｄ部は
相対アドレス部である。
レジスタ群１１は、１６ワードのＧＲからなる。アドレ
スアダー（ＭＡＤ）１２は、アドレスシラブルから実効
アドレスを生成する３人力アダーである。
スアダー（ＭＡＤ）１２は、アドレスシラブルから実効
アドレスを生成する３人力アダーである。
制御部１３は、命令語取出し制御、アドレスシラブルか
らの実効アドレス生成制御などを行う。
らの実効アドレス生成制御などを行う。
レジスタ１４はレジスタ１０のＢ部が設定され、レジス
タ群１１内でベースアドレスとなるＧＲを読み出してア
ドレスアダー１２に入力する。
タ群１１内でベースアドレスとなるＧＲを読み出してア
ドレスアダー１２に入力する。
レジスタ１５はレジスタ１０の１部が設定され、レジス
タ群１１内でインデックスアドレスとなるＧＲを読み出
してアドレスアダー１２に入力する。
タ群１１内でインデックスアドレスとなるＧＲを読み出
してアドレスアダー１２に入力する。
デコーダ１６は、レジスタ１０のＢ部でＧＲ５が１旨定
されたことを検出する。なお、本実施例ではデコーダ１
６がレジスタ１０のＢ部でＧＲ５が指定されたことを検
出するようにしたが、指定されたことが検出されるＧＲ
を他のＧＲとすることもできる。
されたことを検出する。なお、本実施例ではデコーダ１
６がレジスタ１０のＢ部でＧＲ５が指定されたことを検
出するようにしたが、指定されたことが検出されるＧＲ
を他のＧＲとすることもできる。
デコーダ１７は、レジスタ１０の１部でＧＲＯが指定さ
れたことを検出し、検出したときには制御部１３によっ
てアドレスアダー１２へのインデックスアドレス人力を
値零に置換し、インデックス修飾を行わないようにする
。なお、本実施例では一般の例にならってデコーダ１７
がレジスタ１０の１部でＧＲＯが指定されたことを検出
するようにしたが、指定されたことが検出されるＧＲは
必ずしもＧＲＯに限られない。
れたことを検出し、検出したときには制御部１３によっ
てアドレスアダー１２へのインデックスアドレス人力を
値零に置換し、インデックス修飾を行わないようにする
。なお、本実施例では一般の例にならってデコーダ１７
がレジスタ１０の１部でＧＲＯが指定されたことを検出
するようにしたが、指定されたことが検出されるＧＲは
必ずしもＧＲＯに限られない。
レジスタ１８は命令実行部（図示せず）によりＧＲの更
新を指示されたときに更新ＧＲ番号線１１０が設定され
、ＧＲ更新データ線１９の内容がレジスタ群１】内の指
定されたＧＲに格納される。
新を指示されたときに更新ＧＲ番号線１１０が設定され
、ＧＲ更新データ線１９の内容がレジスタ群１】内の指
定されたＧＲに格納される。
レジスタ１１２はメモリバッファ部（第３図参照）に対
するリクエストコードレジスタ（ＲＣＲ）であり、命令
実行部からリクエストコード線１１１を介して供給され
るリクエストコードまたは制御部１３から供給されるリ
クエストコードが設定されメモリバッファ部に送られる
。
するリクエストコードレジスタ（ＲＣＲ）であり、命令
実行部からリクエストコード線１１１を介して供給され
るリクエストコードまたは制御部１３から供給されるリ
クエストコードが設定されメモリバッファ部に送られる
。
レジスタ１１３および１１４は作業用アドレスレジスタ
であり、セレクタ（ＳＥＬ）１１７から供給されるアド
レスまたは命令実行部からアドレス線１１９を介して供
給されるアドレスが入力される。
であり、セレクタ（ＳＥＬ）１１７から供給されるアド
レスまたは命令実行部からアドレス線１１９を介して供
給されるアドレスが入力される。
レジスタ１１５はアドレスアーギュメントレジスタであ
り、命令供給部（図示せず）および命令実行部からアド
レスアーギュメント線１２０を介して供給されるアドレ
スアーギュメントが入力される。
り、命令供給部（図示せず）および命令実行部からアド
レスアーギュメント線１２０を介して供給されるアドレ
スアーギュメントが入力される。
アドレスアダー（ＳＡＤ）１１６は、レジスタ１１３ま
たは１１４の出力とレジスタ１１５の出力とが入力され
る２人カアダーである。
たは１１４の出力とレジスタ１１５の出力とが入力され
る２人カアダーである。
レジスタ１１３および１１４ならびにアドレスアダー１
１６は、アドレス部以外に後述するアンダーＢＡＲアク
セスチェック指定部と絶対アドレス表示部とを含む。
１６は、アドレス部以外に後述するアンダーＢＡＲアク
セスチェック指定部と絶対アドレス表示部とを含む。
レジスタ１２１ は命令カウンタ（ＩＣ）であり、レジ
スタ１２３から供給されるアドレスまたは命令実行部か
らアドレス線１２４を介して供給される現在実行中の命
令アドレスが入力されてこれを保持する。
スタ１２３から供給されるアドレスまたは命令実行部か
らアドレス線１２４を介して供給される現在実行中の命
令アドレスが入力されてこれを保持する。
アドレスアダー（ＩＣＡＤ）１２２は、レジスタ１２１
に保持されたアドレスと命令長線１２５を介して供給さ
れる現在実行中の命令長またはディスプレイスメント線
１２６を介して供給される相対分岐実行中のディスプレ
イスメントとが入力される２人カアダーである。
に保持されたアドレスと命令長線１２５を介して供給さ
れる現在実行中の命令長またはディスプレイスメント線
１２６を介して供給される相対分岐実行中のディスプレ
イスメントとが入力される２人カアダーである。
レジスタ１２３は命令取出し用アドレスレジスタ（ＡＩ
Ｃ）であり、絶対分岐命令のときにアドレスアダー１２
の出力が入力され、それ以外のときはアドレスアダー１
２２の出力が入力される。
Ｃ）であり、絶対分岐命令のときにアドレスアダー１２
の出力が入力され、それ以外のときはアドレスアダー１
２２の出力が入力される。
セレクタ１１７はアドレス部（ＥＡ） 、アンダーＢＡ
Ｒアクセスチェック指定部（ＵＣ）および絶対アドレス
表示部（ＡＢＳ）を含むアドレスセレクタ（第２図参照
）であり、アドレス部には信号線２１０を介してアドレ
スアダー１２の出力、信号線２１１を介してアドレスア
ダー１１６の出力または信号線２１２を介してレジスタ
１２３の出力が入力され、アンダーＢＡＲアクセスチェ
ック指定部と絶対アドレス表示部には制御部１３の出力
または信号ｖＡ２１１を介してアドレスアダー１１６の
出力が入力される。
Ｒアクセスチェック指定部（ＵＣ）および絶対アドレス
表示部（ＡＢＳ）を含むアドレスセレクタ（第２図参照
）であり、アドレス部には信号線２１０を介してアドレ
スアダー１２の出力、信号線２１１を介してアドレスア
ダー１１６の出力または信号線２１２を介してレジスタ
１２３の出力が入力され、アンダーＢＡＲアクセスチェ
ック指定部と絶対アドレス表示部には制御部１３の出力
または信号ｖＡ２１１を介してアドレスアダー１１６の
出力が入力される。
レジスタ （ＬＡＲ）１１８はセレクタ１１７の出力が
そのまま入力され、メモリバッファ部に送られる最終的
な実効アドレス、アンダーＢＡＲアクセスチェ’７り指
定および絶対アドレス表示を格納する。
そのまま入力され、メモリバッファ部に送られる最終的
な実効アドレス、アンダーＢＡＲアクセスチェ’７り指
定および絶対アドレス表示を格納する。
第２図はアンダーＢＡＲアクセスチェック指定と絶対ア
ドレス表示との生成部を示す構成図である。フリップフ
ロップ２０はＣＰＵがハードウェアの管理をする主記憶
領域（以下、アンダーＢＡＲと記述する）に格納された
プログラム（以下、ＵＢＡＲ３Ｗと記述する）を実行す
るモード（以下、ＵＢＡＲ３Ｗモードと記述する）であ
るか否かを示し、命令実行部内のファームウェアの指示
によってセットまたはリセットされる。
ドレス表示との生成部を示す構成図である。フリップフ
ロップ２０はＣＰＵがハードウェアの管理をする主記憶
領域（以下、アンダーＢＡＲと記述する）に格納された
プログラム（以下、ＵＢＡＲ３Ｗと記述する）を実行す
るモード（以下、ＵＢＡＲ３Ｗモードと記述する）であ
るか否かを示し、命令実行部内のファームウェアの指示
によってセットまたはリセットされる。
アンド回路２３および２４ならびにオア回路２５は、第
１図に示した制御部１３に含まれるものである。
１図に示した制御部１３に含まれるものである。
アンド回路２３は、信号線２６が命令語内アドレスシラ
ブルからアドレスアダー１２によって実効アドレスを生
成するタイミングを指定し、フリップフロップ２０がＵ
ＢＡＲ３Ｗモードを示しかつデコーダ１６がレジスタ１
０のＢ部でＧＲ５が指定されたことを検出したときに論
理“１”を出力し、それ以外のときは論理“０”を出力
する。アンド回路２４は、信号線２７がレジスタ１２３
による命令取出しタイミングを指定しかつフリップフロ
ップ２０がＵＢＡＲＳＷモードを示しているときに論理
“１”を出力し、それ以外のときに論理“０”を出力す
る。オア回路２５は、アンド回路２３の出力とアンド回
路２４の出力との論理和を出力する。
ブルからアドレスアダー１２によって実効アドレスを生
成するタイミングを指定し、フリップフロップ２０がＵ
ＢＡＲ３Ｗモードを示しかつデコーダ１６がレジスタ１
０のＢ部でＧＲ５が指定されたことを検出したときに論
理“１”を出力し、それ以外のときは論理“０”を出力
する。アンド回路２４は、信号線２７がレジスタ１２３
による命令取出しタイミングを指定しかつフリップフロ
ップ２０がＵＢＡＲＳＷモードを示しているときに論理
“１”を出力し、それ以外のときに論理“０”を出力す
る。オア回路２５は、アンド回路２３の出力とアンド回
路２４の出力との論理和を出力する。
セレクタ１１７のアドレス部（ＥＡ）でアドレスアダー
１１６の出力のアドレス線２１１が選択されるタイミン
グにおいては、アンダーＢＡＲアクセスチェック指定部
（ＵＣ）と絶対アドレス表示部（ＡＢＳ）においてもア
ドレス線２１１の対応する部分が選択される。セレクタ
１１７のアドレス部でレジスタ１２３の出力のアドレス
線２１２が選択されるタイミングとアドレスアダー１２
の出力のアドレス線２１０が選択されるタイミングにお
いては、アンダーＢＡＲアクセスチェフク指定部にオア
回路２５の出力の反転信号が、絶対アドレス表示部にオ
ア回路２５の出力の非反転信号がそれぞれ選択される。
１１６の出力のアドレス線２１１が選択されるタイミン
グにおいては、アンダーＢＡＲアクセスチェック指定部
（ＵＣ）と絶対アドレス表示部（ＡＢＳ）においてもア
ドレス線２１１の対応する部分が選択される。セレクタ
１１７のアドレス部でレジスタ１２３の出力のアドレス
線２１２が選択されるタイミングとアドレスアダー１２
の出力のアドレス線２１０が選択されるタイミングにお
いては、アンダーＢＡＲアクセスチェフク指定部にオア
回路２５の出力の反転信号が、絶対アドレス表示部にオ
ア回路２５の出力の非反転信号がそれぞれ選択される。
セレクタ１１７の出力信号は、レジスタ１１８にそのま
ま格納される。
ま格納される。
第３図はメモリバッファＥ−の本発明に関する要部を示
す構成図とメモリの領域回である。メモリバッファ部は
、キャッシュと高速アドレス変換バッファとを備え命令
供給部および命令実行部の要求、すなわち第１図中に示
したレジスタ１１２およびレジスタ１１８の内容に従っ
てメモリアクセス制御をつかさどる。
す構成図とメモリの領域回である。メモリバッファ部は
、キャッシュと高速アドレス変換バッファとを備え命令
供給部および命令実行部の要求、すなわち第１図中に示
したレジスタ１１２およびレジスタ１１８の内容に従っ
てメモリアクセス制御をつかさどる。
アドレス変換回路３１は高速アドレス変換バ・２フアを
含み、レジスタ１１日内の論理アドレスを絶対アドレス
に変換して出力する。
含み、レジスタ１１日内の論理アドレスを絶対アドレス
に変換して出力する。
セレクタ（ＳＥＬ＞３２は、レジスタ１１８内の絶対ア
ドレス表示部が絶対アドレスを示しているときにレジス
タ１１日内のアドレス部を選択し、そうでないときには
アドレス変換回路３１の出力を選択する。
ドレス表示部が絶対アドレスを示しているときにレジス
タ１１日内のアドレス部を選択し、そうでないときには
アドレス変換回路３１の出力を選択する。
レジスタ３３は、セレクタ３２の出力が格納される絶対
アドレスレジスタ（ＰＡＲ）である。
アドレスレジスタ（ＰＡＲ）である。
フリッププロップ３４は、レジスタ１１８内のアンダー
ＢＡＲアクセスチェック指定部の内容が設定される。
ＢＡＲアクセスチェック指定部の内容が設定される。
レジスタ３５は、メモリの境界アドレスレジスタ（ＢＡ
Ｒ）である。
Ｒ）である。
領域３６はＯ番地からレジスタ３５で指定されるアドレ
ス未満のメモリ領域であり、前述のアンターＢＡＲであ
る。領域３７はレジスタ３５で指定されるアドレス以上
から最上位番地までのメモリ領域であり、ソフトウェア
により管理されている。
ス未満のメモリ領域であり、前述のアンターＢＡＲであ
る。領域３７はレジスタ３５で指定されるアドレス以上
から最上位番地までのメモリ領域であり、ソフトウェア
により管理されている。
比較器３８はレジスタ３３内のアドレスとレジスタ３５
内のアドレスとを比較し、レジスタ３３内のアドレスが
低位であることを検出する。
内のアドレスとを比較し、レジスタ３３内のアドレスが
低位であることを検出する。
アンド回路３９は、フリップフロップ３４がアンダーＢ
ＡＲアクセスチェックを指定してかつ比較器３８がレジ
スタ３３内のアドレスが低位であること検出したときに
、メモリアクセスの禁止を指示するとともにメモリアク
セスを指示したソフトウェアに対してアンダーＢＡＲア
クセス例外を報告するための出力を発生する。
ＡＲアクセスチェックを指定してかつ比較器３８がレジ
スタ３３内のアドレスが低位であること検出したときに
、メモリアクセスの禁止を指示するとともにメモリアク
セスを指示したソフトウェアに対してアンダーＢＡＲア
クセス例外を報告するための出力を発生する。
以上のように、ハードウェアによって管理された領域３
６に格納されたプログラムをＣＰ Ｕが実行するモード
であることをフリップフロップ２０が示すときに、レジ
スタ１２３内のアドレスで行われる命令語取出しと命令
語内アドレスシラブルでＧＲ５がヘースアドレスとして
指定されてアドレスアダー１２により生成されたアドレ
スで行われるメモリアクセスとにおいては、これら両ア
ドレスを絶対アドレスとして扱ってアドレス変換回路３
１を介さないようにしかつアンド回路３９に対して比較
器３８の出力を無効とするように指示することにより、
領域３７に格納されたプログラムが指定するアドレスで
は禁止されている領域３６へのアクセスを可能としてい
る。
６に格納されたプログラムをＣＰ Ｕが実行するモード
であることをフリップフロップ２０が示すときに、レジ
スタ１２３内のアドレスで行われる命令語取出しと命令
語内アドレスシラブルでＧＲ５がヘースアドレスとして
指定されてアドレスアダー１２により生成されたアドレ
スで行われるメモリアクセスとにおいては、これら両ア
ドレスを絶対アドレスとして扱ってアドレス変換回路３
１を介さないようにしかつアンド回路３９に対して比較
器３８の出力を無効とするように指示することにより、
領域３７に格納されたプログラムが指定するアドレスで
は禁止されている領域３６へのアクセスを可能としてい
る。
なお、第１図においてセレクタ１１７の出力がレジスタ
１１３または１１４に設定されたときに、アンダーＢＡ
Ｒアクセスチェック指定部および絶対アドレス表示部も
アドレス部とともに設定され、そノ後ニアトレスアダー
１１６を使用したメモリアクセスで使用される。
１１３または１１４に設定されたときに、アンダーＢＡ
Ｒアクセスチェック指定部および絶対アドレス表示部も
アドレス部とともに設定され、そノ後ニアトレスアダー
１１６を使用したメモリアクセスで使用される。
以上説明したように本発明は、ハードウェアによって管
理されるメモリのアンダーＢＡＲ９ｌＴ域にプログラム
を格納しＣＰＵがこのプログラムを実行するモードのと
きには、アンダーＢ Ａ ＲｎＭ域がら絶対アドレスで
命令語取出しを可能にしかつこのプログラムの指定によ
り絶対アドレスでアンダー Ｂ Ａ ＲＳ’Ｓ域をアク
セス可能にすることによって、従来ファームウェア制御
で行っていたファームウェアを含むハードウェア機能の
一部をアンダーＢＡＲｊＪ域に格納したプログラムで制
御可能にし、データ処理装置の設計効率と設計品質とを
著しく改善できる効果がある。特に、次期にデータ処理
装置を開発した場合にファームウェアの再設計を少なく
する効果がある。
理されるメモリのアンダーＢＡＲ９ｌＴ域にプログラム
を格納しＣＰＵがこのプログラムを実行するモードのと
きには、アンダーＢ Ａ ＲｎＭ域がら絶対アドレスで
命令語取出しを可能にしかつこのプログラムの指定によ
り絶対アドレスでアンダー Ｂ Ａ ＲＳ’Ｓ域をアク
セス可能にすることによって、従来ファームウェア制御
で行っていたファームウェアを含むハードウェア機能の
一部をアンダーＢＡＲｊＪ域に格納したプログラムで制
御可能にし、データ処理装置の設計効率と設計品質とを
著しく改善できる効果がある。特に、次期にデータ処理
装置を開発した場合にファームウェアの再設計を少なく
する効果がある。
第１図は本発明の一実施例の命令供給部内の実効アドレ
ス生成部を示す構成図、 第２図はアンダーＢＡＲアクセスチェック指定および絶
対アドレス表示の生成部を示す構成図、第３図はメモリ
バッファ部内の要部を示す構成図およびメモリの領域図
である。 図において、 ｔｏ、 １４．１５．１Ｂ、 ３３．３５．１１２．１
１３．１１４．１１５．１１８．１２１ 。 １２３ ・・・・レジスタ、 １１・・・・・レジスタ群、 １２、１１６．１２２・アドレスアダー、１３・・・・
・制御部、 １６．１７ ・・・デコーダ、 １９、２６．２７．１１０．１１１ 、１１９．１．２
０．１２４ 、１２５．１．２６．２１０゜２１１．２
１２ ・・信号線、 ２０．３４ ・・・フリ、ブフロップ、２３．２４．
’３９・・アンド回路、 ２５・・・・・オア回路、 ３１・・・・・アドレス変換回路、 ３２．１１７・・・セレクタ、 ３６．３７ ・・・メモリ領域、 ３８・・・・・比較器である。
ス生成部を示す構成図、 第２図はアンダーＢＡＲアクセスチェック指定および絶
対アドレス表示の生成部を示す構成図、第３図はメモリ
バッファ部内の要部を示す構成図およびメモリの領域図
である。 図において、 ｔｏ、 １４．１５．１Ｂ、 ３３．３５．１１２．１
１３．１１４．１１５．１１８．１２１ 。 １２３ ・・・・レジスタ、 １１・・・・・レジスタ群、 １２、１１６．１２２・アドレスアダー、１３・・・・
・制御部、 １６．１７ ・・・デコーダ、 １９、２６．２７．１１０．１１１ 、１１９．１．２
０．１２４ 、１２５．１．２６．２１０゜２１１．２
１２ ・・信号線、 ２０．３４ ・・・フリ、ブフロップ、２３．２４．
’３９・・アンド回路、 ２５・・・・・オア回路、 ３１・・・・・アドレス変換回路、 ３２．１１７・・・セレクタ、 ３６．３７ ・・・メモリ領域、 ３８・・・・・比較器である。
Claims (1)
- 【特許請求の範囲】 ソフトウェアにより管理された第１の領域ならびにハー
ドウェアにより管理された第２の領域からなる主記憶装
置と中央処理装置とを少なくとも備え、前記第１の領域
に格納された第１のプログラムを前記中央処理装置が実
行するときには前記第１のプログラムが指定するアドレ
スで前記第２の領域のアクセスを禁止したデータ処理装
置において、 前記第２の領域に格納された第２のプログラムと、 この第２のプログラムを前記中央処理装置が実行するモ
ードであることを指定するモード指定手段と、 前記第２のプログラムを実行するモードのときには命令
語取出しに使用する第１のアドレスおよび予め定めた特
定のレジスタ内のアドレスをベースアドレスとして命令
のアドレスシラブルから展開した第２のアドレスについ
てはアドレス変換を実行しないようにする選択手段と、 同じく前記第２のプログラムを実行するモードのときに
は前記第１および第２のアドレスで前記第２の領域をア
クセス可能とするアクセス許可手段と、 を有することを特徴とするソフトウェア命令によるファ
ームウェア実行方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24086685A JPS62100839A (ja) | 1985-10-28 | 1985-10-28 | ソフトウエア命令によるフア−ムウエア実行方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24086685A JPS62100839A (ja) | 1985-10-28 | 1985-10-28 | ソフトウエア命令によるフア−ムウエア実行方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62100839A true JPS62100839A (ja) | 1987-05-11 |
Family
ID=17065866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24086685A Pending JPS62100839A (ja) | 1985-10-28 | 1985-10-28 | ソフトウエア命令によるフア−ムウエア実行方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62100839A (ja) |
-
1985
- 1985-10-28 JP JP24086685A patent/JPS62100839A/ja active Pending
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