JPH0257237A - 複数端末cpuを有するct装置 - Google Patents

複数端末cpuを有するct装置

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JPH0257237A
JPH0257237A JP63208292A JP20829288A JPH0257237A JP H0257237 A JPH0257237 A JP H0257237A JP 63208292 A JP63208292 A JP 63208292A JP 20829288 A JP20829288 A JP 20829288A JP H0257237 A JPH0257237 A JP H0257237A
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cpus
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Shunji Takahashi
俊二 高橋
Shiyougo Tanaka
田中 正悟
Hiroshi Sasaki
寛 佐々木
Takuya Kadoshima
拓也 門嶋
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、CT装置、特に複数端末用CPUを有するC
T装置に関する。
〔従来技術〕
CT装置には、X線CT装置、NMR使用のCT装置等
がある。これらのCT装置は、システムとしての規模の
拡大に伴って、1個のCPUではなく複数のcpuを使
う例が多い。複数のCPtJはCT画像処理用のCPU
の他に、操作卓用cpU、スキャナ用CPU、テーブル
用CPU、X線制御用CPUより成る例が多い。CT画
像処理用CPUは処理の主体をなし、主CPUと呼び、
他は端末用CPUと呼ぶことが多い。
尚、X線CT装置に関しての一般的な従来例にはrCT
スキャナー」 (コロナ社発行、昭和54年度発行、岩
井成績)がある。
〔発明が解決しようとする課題〕
複数CPU使用のCT装置は、前記画像処理用の主CP
Uを中心に各端末用CPUはスター接続せしめている例
が多い。然るに、主CPUが接続中心であるが故に、・
各端末用CPU相互間での通信を行うには、必ず主CP
Uを介することとなり、主cpuの処理負担を大きくす
る。この結果、主CPUによる本来の複雑処理である前
処理、再構成処理等の処理の遅延を招いたり、又は、端
末用cpu間での通信自体も遅くなり、全体のシステム
の稼働自体にも悪影響を与えていた。
本発明の目的は、端末用通信を主CPUを介さずに効率
的に行わせてなるCT装置を提供するものである。
〔課題を解決するための手段〕
本発明は以下の構成より成る。
(1)各CPU共通なメモリを設ける。
(2)  このメモリを各CPU固有の専用書込み領域
と、割込み関係発生時の割込み関係を格納する割込み発
生表示領域に区分する。
(3)割込み発生表示領域中の割込み関係にある割込み
発生元CPUと割込み要求先CPUとを見つけ出し、こ
の割込み要求先CPUは、専用書込み領域中の該割込み
発生元のcpu用の情報を割込み処理で読出す。
C作用〕 本発明では、共通なメモリ中の書込み専用領域中のCP
U情報を割込み発生表示領域の指示に従って割込み読出
すことが可能となる。
〔実施例〕
第1図は本発明のX線CT装置の実施例図である。X線
CT装置は共通メモリ1、制御回路2、主CPU3、操
作卓CPU4、スキャナ用CPU5、テーブル用CPU
6、XvAi#J御CPU7より成る。
主CPU3はCT画像処理用CPUであり、前処理1画
像再構成処理を行う。操作卓CPU4は、キーボードや
CRT、プリンタ等の入出力機器操作を行う。スキャナ
用CPU5は、X線スキャナ制御を行う。テーブルCP
U6は、被検体の位置制御を行う。XvA制御CPU7
はX線発生制御を行う。
制御回路2と共通メモリ1とは本実施例の新規部分であ
る。制御回路2は、共通メモリ1と各CPU3〜7との
接続制御及び各CPU間及び共通メモリ1とCPU3〜
7との間の通信制御を行う。
即ち、複数CPU4〜7より共通メモリ1への書込み若
しくは読出しの要求を受は取ると、制御回路2は、あら
かじめ定めておいた優先順序に従い共通メモリ1に接続
すべきCPUを選択し、該CPUと共通メモリ1との接
続を行い、その接続したことを該CPUに知らせる。該
CPUは、制御回路2より送られて来た接続を示す信号
等に従って、共通メモリ1への書込み若しくは読出しを
行う。
接続されなかったCPUに対しては、2つの方法をとり
得る。すなわち1つの方法は、接続の可能となる時機ま
で該CPUへは一切連絡せず、接続が可能となって始め
て接続を行い、その旨を該CPUへ知らせるという方法
であり、この場合該CPUは共通メモリlに対する読出
し若しくは書込みを待たされることになる。
今1つは、接続出来なかったことを接続されなかったC
PUに対して知らせるという方法である。
また一定時間待たせて、それでも接続可能な時機が到来
しない時始めて知らせるという方法、すなわち、第一の
方法と第二の方法とを組合わせた方法も考え得る。
何れの方法によるかは、例えばシステム全体の速度や回
路の構成、各cpuの能力等を考慮して決定すれば良い
又、これについては必ずしも各CPU全てに同一の方法
を用いずとも良く、又用いても良い。
共通メモリ1はCPU3〜7がアクセス可能なメモリで
あり、その記憶領域は、専用書込み領域Aと割込み発生
表示領域Bとに区分されている。
その区分の様子を第2図に示す。
第2図で専用書込み領域Aは、CPU3〜7専用の書込
み領域(# 0000〜#5000)を有する。#50
00〜# 7000までは予備エリアとして設定し、情
報過多の場合の格納に使用する。各CPU毎の書込み領
域は、自己のCPUのみが書込み可能であリ、他のCP
Uは書込み不可とした。更に、この書込み領域の読出し
アクセスは、自己のCPUのみならず他のすべてのCP
Uから可能にさせておく。
CPU情報としては、CPtJ間通信に必要な情報を主
とした。例えば、テーブルCPU情報としてはテーブル
の位置情報があり、これを操作卓CPUがCRT上に表
示させるべく取込むといった通信がある。
尚、メモリ1の他に各CPU固有の主メモリを存する場
合もある。この場合には、共通メモリ1には、CPU間
通信用情報のみを格納させることが好ましい。
割込み発生表示領域Bは# 7000〜以降に設定した
。この領域Bの詳細例を第2図の右側に拡大して示した
。#7000〜#7010までは主CPUを割込み発生
元とし、他cpuへの割込み要求を他CPU対応にフラ
グとして格納させた。他のアドレスでも同様な格納形式
をとる。
この領域Bは、割込み発生時のみ割込み関係にあるCP
U間のフラグをONにさせる。従って、各CPUは、こ
の領域Bをみることによって現在割込み発生が存在し、
且つその要求先が自己か否かを即座に知ることができる
割込み要求先のCPUがわかると、その割込み発生元の
cpu対応の領域AのCPU情報を、割込み要求先のC
PUが割込みによって読出す。この読出しによってCP
U間通信が事実上可能となった。
尚、CT装置以外の複数cpuを有する計算機システム
であっても本発明は適用できる。
〔発明の効果〕
本発明によれば、共通なメモ、りを設けて、これに対し
て割込み処理によってCPU間通信が可能となった。
【図面の簡単な説明】
第1図は本発明の実施例図、第2図は共通メモリの領域
分けの具体例図である。 1・・・共通メモリ、2・・・制御回路、3・・・主メ
モリ、3〜7・・・端末用cpu。

Claims (1)

  1. 【特許請求の範囲】 1、CT画像処理用の主CPUと、CT用の複数端末C
    PUと、メモリとを備えたCT装置において、 上記メモリを各CPU専用書込み領域と各CPU間の割
    込み発生表示領域とに区分したもので、各CPUの自己
    に関する情報を対応専用書込み領域に格納し、各CPU
    間において、割込み関係が発生した場合この割込み関係
    にある割込み発生元と割込み要求先との対応関係を上記
    割込み発生表示領域に格納する手段と、該割込み発生表
    示領域をみて割込み発生元と割込み要求先の各CPUを
    見つけ出し、該割込み要求先のCPUは対応する割込み
    発生元のCPUについて該割込み発生元のCPU用の前
    記専用書込み領域をアクセスし、該割込み発生元のCP
    Uに関する情報を割込みにより取込む手段と、を有する
    複数端末CPUを有するCT装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6809734B2 (en) 2001-03-22 2004-10-26 Sony Computer Entertainment Inc. Resource dedication system and method for a computer architecture for broadband networks
US6826662B2 (en) 2001-03-22 2004-11-30 Sony Computer Entertainment Inc. System and method for data synchronization for a computer architecture for broadband networks
US7093104B2 (en) 2001-03-22 2006-08-15 Sony Computer Entertainment Inc. Processing modules for computer architecture for broadband networks
US7139882B2 (en) 2001-03-22 2006-11-21 Sony Computer Entertainment Inc. Memory protection system and method for computer architecture for broadband networks
US7233998B2 (en) 2001-03-22 2007-06-19 Sony Computer Entertainment Inc. Computer architecture and software cells for broadband networks

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US7093104B2 (en) 2001-03-22 2006-08-15 Sony Computer Entertainment Inc. Processing modules for computer architecture for broadband networks
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