JPH10207766A - 画像生成装置 - Google Patents
画像生成装置Info
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- JPH10207766A JPH10207766A JP9005373A JP537397A JPH10207766A JP H10207766 A JPH10207766 A JP H10207766A JP 9005373 A JP9005373 A JP 9005373A JP 537397 A JP537397 A JP 537397A JP H10207766 A JPH10207766 A JP H10207766A
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- Japan
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- address
- signal
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- address signal
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
- G06T1/60—Memory management
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Image Input (AREA)
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
- Image Generation (AREA)
Abstract
(57)【要約】
【課題】複数個のメモリに対する書込みアクセス回数を
削減し画像生成を高速化する。 【解決手段】格子状配置の各画素からなる画面を矩形の
ブロックに複数分割し、これら各ブロック内の縦方向お
よび横方向アドレス信号を含むアドレス信号５０を画面
上の画像内の各画素に対応してブロックごとに順次生成
し、各画素に対応する各データを処理し一画素づつデー
タ信号５１として出力するとき、下位アドレス変換回路
２が、画素処理部１からアドレス信号５０を入力し、ブ
ロックの縦方向アドレス信号または横方向アドレス信号
の下位ビット信号を論理変換し、各画素に対応した各デ
ータを分割格納するＤＲＡＭ７，８を選択する下位アド
レス信号として出力する。この下位アドレス信号は、メ
モリ制御部９を介して、ＤＲＡＭ７〜８，アドレスＦＩ
ＦＯ３〜４，データＦＩＦＯ５〜６を制御する。
削減し画像生成を高速化する。 【解決手段】格子状配置の各画素からなる画面を矩形の
ブロックに複数分割し、これら各ブロック内の縦方向お
よび横方向アドレス信号を含むアドレス信号５０を画面
上の画像内の各画素に対応してブロックごとに順次生成
し、各画素に対応する各データを処理し一画素づつデー
タ信号５１として出力するとき、下位アドレス変換回路
２が、画素処理部１からアドレス信号５０を入力し、ブ
ロックの縦方向アドレス信号または横方向アドレス信号
の下位ビット信号を論理変換し、各画素に対応した各デ
ータを分割格納するＤＲＡＭ７，８を選択する下位アド
レス信号として出力する。この下位アドレス信号は、メ
モリ制御部９を介して、ＤＲＡＭ７〜８，アドレスＦＩ
ＦＯ３〜４，データＦＩＦＯ５〜６を制御する。
Description
【０００１】
【発明の属する技術分野】本発明は画像生成装置に関
し、特に画面の各画素に対応する各データを分割格納す
る複数のＤＲＡＭを備える画像生成装置に関する。
し、特に画面の各画素に対応する各データを分割格納す
る複数のＤＲＡＭを備える画像生成装置に関する。
【０００２】
【従来の技術】従来、この種の画像生成装置では、画面
の各画素に対応する各データを格納するメモリを持ち、
そのメモリ・インタフェースの転送能力が描画時の描画
性能を決める主原因になっている。そのため、より速い
転送速度のメモリ使用する必要があったが、高速なメモ
リはコストの問題があり、より安価なＤＲＡＭ等を使用
する必要があった。しかし、これらＤＲＡＭ等はアクセ
ス・スピードが遅いため、画面を縦横２x ，２y の矩形
領域で分割し、同一ブロック内の各画素に対する縦方向
および横方向アドレスとして同一ロウ・アドレス内の連
続なカラム・アドレスを割り当て、各画素に対するデー
タを縦方向アドレスまたは横方向アドレスの下位アドレ
スに対応して複数のＤＲＡＭに分割して記憶し、書き込
んだアドレスと同一のアドレスから読み出すなどの手法
が用いられてきた。
の各画素に対応する各データを格納するメモリを持ち、
そのメモリ・インタフェースの転送能力が描画時の描画
性能を決める主原因になっている。そのため、より速い
転送速度のメモリ使用する必要があったが、高速なメモ
リはコストの問題があり、より安価なＤＲＡＭ等を使用
する必要があった。しかし、これらＤＲＡＭ等はアクセ
ス・スピードが遅いため、画面を縦横２x ，２y の矩形
領域で分割し、同一ブロック内の各画素に対する縦方向
および横方向アドレスとして同一ロウ・アドレス内の連
続なカラム・アドレスを割り当て、各画素に対するデー
タを縦方向アドレスまたは横方向アドレスの下位アドレ
スに対応して複数のＤＲＡＭに分割して記憶し、書き込
んだアドレスと同一のアドレスから読み出すなどの手法
が用いられてきた。
【０００３】図８は、従来の画像生成装置におけるメモ
リの書込み制御時の構成例を示す部分ブロック図であ
る。
リの書込み制御時の構成例を示す部分ブロック図であ
る。
【０００４】この従来の画像生成装置において、画素処
理部１，ＤＲＡＭ７〜８からなるメモリ，アドレスＦＩ
ＦＯ３〜４，データＦＩＦＯ５〜６，メモリ制御部９
が、メモリの書込み制御時に動作する。
理部１，ＤＲＡＭ７〜８からなるメモリ，アドレスＦＩ
ＦＯ３〜４，データＦＩＦＯ５〜６，メモリ制御部９
が、メモリの書込み制御時に動作する。
【０００５】画素処理部１は、画面上の画像内の画素に
対応するアドレス信号５０およびデータ信号５１をブロ
ックごとに生成し、書込み要求信号５２と共に一画素づ
つ出力し、また、１ブロックの処理が終了した時にブロ
ック終了信号６３を出力する。
対応するアドレス信号５０およびデータ信号５１をブロ
ックごとに生成し、書込み要求信号５２と共に一画素づ
つ出力し、また、１ブロックの処理が終了した時にブロ
ック終了信号６３を出力する。
【０００６】ＤＲＡＭ７，８は、アドレスＦＩＦＯ３，
４およびデータＦＩＦＯ５，６からアドレス信号５９，
６０およびデータ信号６１，６２を入力し、メモリ制御
部９からのＤＲＡＭ制御信号５７，５８に従い同一タイ
ミングで書込み制御される。
４およびデータＦＩＦＯ５，６からアドレス信号５９，
６０およびデータ信号６１，６２を入力し、メモリ制御
部９からのＤＲＡＭ制御信号５７，５８に従い同一タイ
ミングで書込み制御される。
【０００７】アドレスＦＩＦＯ３，４は、アドレス信号
５０を入力制御信号５４，５５に従い分割して一時保持
し、メモリ制御部９からの出力制御信号５６に従いアド
レス信号５９，６０を同一タイミングでＤＲＡＭ７，８
に出力する。
５０を入力制御信号５４，５５に従い分割して一時保持
し、メモリ制御部９からの出力制御信号５６に従いアド
レス信号５９，６０を同一タイミングでＤＲＡＭ７，８
に出力する。
【０００８】データＦＩＦＯ５，６は、データ信号５１
を入力制御信号５４，５５に従い分割して一時保持し、
メモリ制御部９からの出力制御信号５６に従い同一タイ
ミングでデータ信号６１，６２をＤＲＡＭ７，８に出力
する。
を入力制御信号５４，５５に従い分割して一時保持し、
メモリ制御部９からの出力制御信号５６に従い同一タイ
ミングでデータ信号６１，６２をＤＲＡＭ７，８に出力
する。
【０００９】メモリ制御部９は、アドレス信号５０と書
込み要求信号５２を入力し、アドレス信号５０の最下位
ビットが０でかつ書込み要求信号５２が有効になった時
に、入力制御信号５４を出力する。一方、アドレス信号
５０の最下位ビットが１で且つ書込み要求信号５２が有
効になった時に、入力制御信号５５を出力する。また、
アドレスＦＩＦＯ３，４にデータがあり、ＤＲＡＭ７，
８に書込み可能なときは、出力制御信号５６とＤＲＡＭ
制御信号５７，５８とを出力する。さらに、ブロック終
了信号６３が有効となった時に、アドレスＦＩＦＯ３，
４とデータＦＩＦＯ５，６に残っているデータをＤＲＡ
Ｍ７，８に出力するように出力制御信号５６とＤＲＡＭ
制御信号５７，５８とを出力する。
込み要求信号５２を入力し、アドレス信号５０の最下位
ビットが０でかつ書込み要求信号５２が有効になった時
に、入力制御信号５４を出力する。一方、アドレス信号
５０の最下位ビットが１で且つ書込み要求信号５２が有
効になった時に、入力制御信号５５を出力する。また、
アドレスＦＩＦＯ３，４にデータがあり、ＤＲＡＭ７，
８に書込み可能なときは、出力制御信号５６とＤＲＡＭ
制御信号５７，５８とを出力する。さらに、ブロック終
了信号６３が有効となった時に、アドレスＦＩＦＯ３，
４とデータＦＩＦＯ５，６に残っているデータをＤＲＡ
Ｍ７，８に出力するように出力制御信号５６とＤＲＡＭ
制御信号５７，５８とを出力する。
【００１０】次に、従来の画像生成装置におけるメモリ
の書込み制御時の動作を説明する。
の書込み制御時の動作を説明する。
【００１１】図９は、図８の従来の画像生成装置におけ
るブロック内のカラム・アドレス配置例１を示す配置図
である。ここでは、画面を縦横２3 ，２3 の矩形領域で
分割し、ブロックのカラム・アドレスは、３＋３＝６ビ
ットのバス幅を持ち、このときの上位３ビット，下位３
ビットをそれぞれ縦方向アドレス，横方向アドレスと
し、ブロックの横方向アドレスの最下位ビット（１ビッ
ト目）をＤＲＡＭ７，８の選択を行う下位アドレスとし
ている。また、動作説明のために重畳表示された画面上
の画像１６が存在したとき、ブロックで区切られた領域
１７をＤＲＡＭ７，８上に書き込む場合を考える。
るブロック内のカラム・アドレス配置例１を示す配置図
である。ここでは、画面を縦横２3 ，２3 の矩形領域で
分割し、ブロックのカラム・アドレスは、３＋３＝６ビ
ットのバス幅を持ち、このときの上位３ビット，下位３
ビットをそれぞれ縦方向アドレス，横方向アドレスと
し、ブロックの横方向アドレスの最下位ビット（１ビッ
ト目）をＤＲＡＭ７，８の選択を行う下位アドレスとし
ている。また、動作説明のために重畳表示された画面上
の画像１６が存在したとき、ブロックで区切られた領域
１７をＤＲＡＭ７，８上に書き込む場合を考える。
【００１２】まず、画素処理部１において、画面上の画
像１６内の画素に対応するアドレス信号５０が、左上か
ら０５ｈ，０６ｈ，０Ｄｈ，０Ｅｈ，０Ｆｈ，１５ｈ，
１６ｈ，・・，３７ｈ，３Ｄｈ，３Ｅｈ，３Ｆｈの順に
生成され、データ信号５１，書込み要求信号５２と共に
一画素ずつ出力される。
像１６内の画素に対応するアドレス信号５０が、左上か
ら０５ｈ，０６ｈ，０Ｄｈ，０Ｅｈ，０Ｆｈ，１５ｈ，
１６ｈ，・・，３７ｈ，３Ｄｈ，３Ｅｈ，３Ｆｈの順に
生成され、データ信号５１，書込み要求信号５２と共に
一画素ずつ出力される。
【００１３】このとき、メモリ制御部９において、アド
レス信号５０が０６ｈ，０Ｅｈ，・・，３Ｅｈのように
横方向の最下位ビット（１ビット目）が０であり且つ書
込み要求信号５２が有効になった時に、入力制御信号５
４が出力され、アドレスＦＩＦＯ３，データＦＩＦＯ５
において、アドレス信号５０，データ信号５１が、０６
ｈ，０Ｃｈ，・・，３Ｅｈのアドレス順に一時保持され
る。一方、アドレス信号５０が０５ｈ，０Ｄｈ，０Ｆ
ｈ，・・，３Ｆｈのように横方向の最下位ビット（１ビ
ット目）が１でかつ書込み要求信号５２が有効になった
時に、入力制御信号５５が出力され、アドレスＦＩＦＯ
４，データＦＩＦＯ６は、アドレス信号５０，データ信
号５１が、０５ｈ，０Ｄｈ，０Ｆｈ，・・，３Ｆｈのア
ドレス順に一時保持される。
レス信号５０が０６ｈ，０Ｅｈ，・・，３Ｅｈのように
横方向の最下位ビット（１ビット目）が０であり且つ書
込み要求信号５２が有効になった時に、入力制御信号５
４が出力され、アドレスＦＩＦＯ３，データＦＩＦＯ５
において、アドレス信号５０，データ信号５１が、０６
ｈ，０Ｃｈ，・・，３Ｅｈのアドレス順に一時保持され
る。一方、アドレス信号５０が０５ｈ，０Ｄｈ，０Ｆ
ｈ，・・，３Ｆｈのように横方向の最下位ビット（１ビ
ット目）が１でかつ書込み要求信号５２が有効になった
時に、入力制御信号５５が出力され、アドレスＦＩＦＯ
４，データＦＩＦＯ６は、アドレス信号５０，データ信
号５１が、０５ｈ，０Ｄｈ，０Ｆｈ，・・，３Ｆｈのア
ドレス順に一時保持される。
【００１４】次に、アドレスＦＩＦＯ３，４にデータが
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
【００１５】次に、画素処理部１において、１ブロック
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
【００１６】図１０は、図９のカラム・アドレス配置に
おけるＤＲＡＭ７，８に対する書込みアクセスの動作例
を示す説明図であり、各ＤＲＡＭ７，８への書込みアク
セス順とＤＲＡＭ７，８のカラム・アドレスとが示され
ている。ここで、ＤＲＡＭ７に対する書込みアクセスの
９〜１５回目が未使用になっているのは、ＤＲＡＭ制御
信号５７が出力されず、書込みが行われないことを示
す。
おけるＤＲＡＭ７，８に対する書込みアクセスの動作例
を示す説明図であり、各ＤＲＡＭ７，８への書込みアク
セス順とＤＲＡＭ７，８のカラム・アドレスとが示され
ている。ここで、ＤＲＡＭ７に対する書込みアクセスの
９〜１５回目が未使用になっているのは、ＤＲＡＭ制御
信号５７が出力されず、書込みが行われないことを示
す。
【００１７】図１１は、図８の従来の画像生成装置にお
けるブロック内のカラム・アドレス配置例２を示す配置
図である。ここでは、画面を縦横２3 ，２3 の矩形領域
で分割し、ブロックのカラム・アドレスは、３＋３＝６
ビットのバス幅を持ち、このときの上位３ビット，下位
３ビットをそれぞれ縦方向アドレス，横方向アドレスと
し、ブロックの縦方向アドレスの最下位ビット（４ビッ
ト目）をＤＲＡＭ７，８の選択を行う下位アドレスとし
ている。また、動作説明のために重畳表示された画面上
の画像１８が存在したとき、ブロックで区切られた領域
１９をＤＲＡＭ７，８上に書き込む場合を考える。
けるブロック内のカラム・アドレス配置例２を示す配置
図である。ここでは、画面を縦横２3 ，２3 の矩形領域
で分割し、ブロックのカラム・アドレスは、３＋３＝６
ビットのバス幅を持ち、このときの上位３ビット，下位
３ビットをそれぞれ縦方向アドレス，横方向アドレスと
し、ブロックの縦方向アドレスの最下位ビット（４ビッ
ト目）をＤＲＡＭ７，８の選択を行う下位アドレスとし
ている。また、動作説明のために重畳表示された画面上
の画像１８が存在したとき、ブロックで区切られた領域
１９をＤＲＡＭ７，８上に書き込む場合を考える。
【００１８】まず、画素処理部１において、画面上の画
像１８内の画素に対応するアドレス信号５０が、左上か
ら０１ｈ，０２ｈ,０３ｈ，０４ｈ，０５ｈ，０６ｈ，
０７ｈ，０８ｈ，・・，１４ｈ，１５ｈ，１６ｈ，１７
ｈの順に生成され、データ信号５１，書込み要求信号５
２と共に一画素ずつ出力される。
像１８内の画素に対応するアドレス信号５０が、左上か
ら０１ｈ，０２ｈ,０３ｈ，０４ｈ，０５ｈ，０６ｈ，
０７ｈ，０８ｈ，・・，１４ｈ，１５ｈ，１６ｈ，１７
ｈの順に生成され、データ信号５１，書込み要求信号５
２と共に一画素ずつ出力される。
【００１９】このとき、メモリ制御部９において、アド
レス信号５０が０１ｈ，０２ｈ，・・，０６ｈ，０７
ｈ，１０ｈ，・・，１７ｈのように縦方向の最下位ビッ
ト（４ビット目）が０であり且つ書込み要求信号５２が
有効になった時に、入力制御信号５４が出力され、アド
レスＦＩＦＯ３，データＦＩＦＯ５において、アドレス
信号５０，データ信号５１が、０１ｈ，０２ｈ，０３
ｈ，０４ｈ，・・，１７ｈのアドレス順に一時保持され
る。一方、アドレス信号５０が、０９ｈ，０Ａｈ，０Ｂ
ｈ，・・，０Ｆｈのように、縦方向の最下位ビット（４
ビット目）が１でかつ書込み要求信号５２が有効になっ
た時に、入力制御信号５５が出力され、アドレスＦＩＦ
Ｏ４，データＦＩＦＯ６において、アドレス信号５０，
データ信号５１が０９ｈ，０Ａｈ，０Ｂｈ，・・，０Ｆ
ｈのアドレス順に一時保持される。
レス信号５０が０１ｈ，０２ｈ，・・，０６ｈ，０７
ｈ，１０ｈ，・・，１７ｈのように縦方向の最下位ビッ
ト（４ビット目）が０であり且つ書込み要求信号５２が
有効になった時に、入力制御信号５４が出力され、アド
レスＦＩＦＯ３，データＦＩＦＯ５において、アドレス
信号５０，データ信号５１が、０１ｈ，０２ｈ，０３
ｈ，０４ｈ，・・，１７ｈのアドレス順に一時保持され
る。一方、アドレス信号５０が、０９ｈ，０Ａｈ，０Ｂ
ｈ，・・，０Ｆｈのように、縦方向の最下位ビット（４
ビット目）が１でかつ書込み要求信号５２が有効になっ
た時に、入力制御信号５５が出力され、アドレスＦＩＦ
Ｏ４，データＦＩＦＯ６において、アドレス信号５０，
データ信号５１が０９ｈ，０Ａｈ，０Ｂｈ，・・，０Ｆ
ｈのアドレス順に一時保持される。
【００２０】次に、アドレスＦＩＦＯ３，４にデータが
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
【００２１】次に、画素処理部１において、１ブロック
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
【００２２】図１２は、図１１のカラム・アドレス配置
におけるＤＲＡＭ７，８に対する書込みアクセスの動作
例を示す説明図であり、各ＤＲＡＭ７，８への書込みア
クセス順とＤＲＡＭ７，８のカラム・アドレスとが示さ
れている。ここで、ＤＲＡＭ８に対する書込みアクセス
の９〜１５回目が未使用になっているのは、ＤＲＡＭ制
御信号５８が出力されず、書込みが行われないことを示
す。
におけるＤＲＡＭ７，８に対する書込みアクセスの動作
例を示す説明図であり、各ＤＲＡＭ７，８への書込みア
クセス順とＤＲＡＭ７，８のカラム・アドレスとが示さ
れている。ここで、ＤＲＡＭ８に対する書込みアクセス
の９〜１５回目が未使用になっているのは、ＤＲＡＭ制
御信号５８が出力されず、書込みが行われないことを示
す。
【００２３】
【発明が解決しようとする課題】この従来の画像生成装
置では、ブロック内の縦方向および横方向アドレスにＤ
ＲＡＭ７，８のカラム・アドレスを割り当て、縦方向ア
ドレスまたは横方向アドレスの最下位ビットによりＤＲ
ＡＭ７，８のどちらに割り振るかの選択を行う。このた
め、ブロックの境界には、ＤＲＡＭ７，８の何れかへの
片側アクセスとなる画素が存在し、ＤＲＡＭ７またはＤ
ＲＡＭ７，８の何れかが未使用となる。そのため、ブロ
ックで区切られたＤＲＡＭ上のアドレス空間に画像を生
成する時に、ＤＲＡＭ７またはＤＲＡＭ８への片側アク
セスが多数発生してしまいアクセス回数が増加し、画像
生成が遅くなるという問題点が生じている。
置では、ブロック内の縦方向および横方向アドレスにＤ
ＲＡＭ７，８のカラム・アドレスを割り当て、縦方向ア
ドレスまたは横方向アドレスの最下位ビットによりＤＲ
ＡＭ７，８のどちらに割り振るかの選択を行う。このた
め、ブロックの境界には、ＤＲＡＭ７，８の何れかへの
片側アクセスとなる画素が存在し、ＤＲＡＭ７またはＤ
ＲＡＭ７，８の何れかが未使用となる。そのため、ブロ
ックで区切られたＤＲＡＭ上のアドレス空間に画像を生
成する時に、ＤＲＡＭ７またはＤＲＡＭ８への片側アク
セスが多数発生してしまいアクセス回数が増加し、画像
生成が遅くなるという問題点が生じている。
【００２４】従って、本発明の目的は、複数個のメモリ
に対する書込みアクセス回数を削減し画像生成を高速化
することにある。
に対する書込みアクセス回数を削減し画像生成を高速化
することにある。
【００２５】
【課題を解決するための手段】そのため、本発明は、格
子状配置の各画素からなる画面を矩形のブロックに複数
分割しこれら各ブロック内の縦方向および横方向アドレ
ス信号を含むアドレス信号を前記画面上の画像内の各画
素に対応して前記ブロックごとに順次生成し前記画像内
の各画素に対応する各データを処理し一画素づつデータ
信号として出力する画素処理部と、前記各画素に対応し
た各データを前記アドレス信号の下位アドレス信号に対
応して分割格納する複数のＤＲＡＭからなりこれらＤＲ
ＡＭが同一タイミングで書込み制御される記憶手段と、
この記憶手段の書込み制御のとき前記下位アドレス信号
以外の前記アドレス信号および前記データ信号を前記下
位アドレス信号に対応して前記複数のＤＲＡＭごとに分
割して一時保持し前記複数のＤＲＡＭに対し同一タイミ
ングでそれぞれ出力する各ＦＩＦＯ手段と、を有し、前
記画像を処理および生成する画像生成装置において、前
記アドレス信号を入力し前記縦方向アドレス信号または
前記横方向アドレス信号の下位ビット信号を論理変換し
前記下位アドレス信号として出力する下位アドレス変換
回路を備えている。
子状配置の各画素からなる画面を矩形のブロックに複数
分割しこれら各ブロック内の縦方向および横方向アドレ
ス信号を含むアドレス信号を前記画面上の画像内の各画
素に対応して前記ブロックごとに順次生成し前記画像内
の各画素に対応する各データを処理し一画素づつデータ
信号として出力する画素処理部と、前記各画素に対応し
た各データを前記アドレス信号の下位アドレス信号に対
応して分割格納する複数のＤＲＡＭからなりこれらＤＲ
ＡＭが同一タイミングで書込み制御される記憶手段と、
この記憶手段の書込み制御のとき前記下位アドレス信号
以外の前記アドレス信号および前記データ信号を前記下
位アドレス信号に対応して前記複数のＤＲＡＭごとに分
割して一時保持し前記複数のＤＲＡＭに対し同一タイミ
ングでそれぞれ出力する各ＦＩＦＯ手段と、を有し、前
記画像を処理および生成する画像生成装置において、前
記アドレス信号を入力し前記縦方向アドレス信号または
前記横方向アドレス信号の下位ビット信号を論理変換し
前記下位アドレス信号として出力する下位アドレス変換
回路を備えている。
【００２６】また、前記下位アドレス変換回路が、前記
横方向アドレス信号の最下位ビット信号を前記縦方向ア
ドレス信号の最下位ビット信号との排他的論理和により
論理変換し前記下位アドレス信号として出力する排他的
論理和回路を備えている。
横方向アドレス信号の最下位ビット信号を前記縦方向ア
ドレス信号の最下位ビット信号との排他的論理和により
論理変換し前記下位アドレス信号として出力する排他的
論理和回路を備えている。
【００２７】または、前記下位アドレス変換回路が、前
記縦方向アドレス信号の最下位ビット信号を前記横方向
アドレス信号の最下位ビット信号との排他的論理和によ
り論理変換し前記下位アドレス信号として出力する排他
的論理和回路を備えている。
記縦方向アドレス信号の最下位ビット信号を前記横方向
アドレス信号の最下位ビット信号との排他的論理和によ
り論理変換し前記下位アドレス信号として出力する排他
的論理和回路を備えている。
【００２８】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は、本発明の画像生成装置の実施形
態１におけるメモリの書込み制御時の構成例を示す部分
ブロック図である。
して説明する。図１は、本発明の画像生成装置の実施形
態１におけるメモリの書込み制御時の構成例を示す部分
ブロック図である。
【００２９】図１を参照すると、本実施形態の画像生成
装置において、画素処理部１，ＤＲＡＭ７〜８からなる
メモリ，アドレスＦＩＦＯ３〜４，データＦＩＦＯ５〜
６，メモリ制御部９および下位アドレス変換回路２が、
メモリの書込み制御時に動作する。ここで、画素処理部
１，ＤＲＡＭ７〜８，アドレスＦＩＦＯ３〜４，データ
ＦＩＦＯ５〜６，メモリ制御部９は、図８の従来の画像
生成装置と同様であり、重複説明を省略する。
装置において、画素処理部１，ＤＲＡＭ７〜８からなる
メモリ，アドレスＦＩＦＯ３〜４，データＦＩＦＯ５〜
６，メモリ制御部９および下位アドレス変換回路２が、
メモリの書込み制御時に動作する。ここで、画素処理部
１，ＤＲＡＭ７〜８，アドレスＦＩＦＯ３〜４，データ
ＦＩＦＯ５〜６，メモリ制御部９は、図８の従来の画像
生成装置と同様であり、重複説明を省略する。
【００３０】本発明の特徴である下位アドレス変換回路
２は、画素処理部１からアドレス信号を入力し、ブロッ
クの縦方向アドレス信号または横方向アドレス信号の下
位ビット信号を論理変換し、各画素に対応した各データ
を分割格納するＤＲＡＭ７，８を選択する下位アドレス
信号として出力する。この下位アドレス信号は、メモリ
制御部９を介して、ＤＲＡＭ７〜８，アドレスＦＩＦＯ
３〜４，データＦＩＦＯ５〜６を制御する。
２は、画素処理部１からアドレス信号を入力し、ブロッ
クの縦方向アドレス信号または横方向アドレス信号の下
位ビット信号を論理変換し、各画素に対応した各データ
を分割格納するＤＲＡＭ７，８を選択する下位アドレス
信号として出力する。この下位アドレス信号は、メモリ
制御部９を介して、ＤＲＡＭ７〜８，アドレスＦＩＦＯ
３〜４，データＦＩＦＯ５〜６を制御する。
【００３１】図２は、この下位アドレス変換回路２の詳
細構成例を示す回路図である。図２を参照すると、この
下位アドレス変換回路２は、ＥＸＯＲ回路１０を備え、
ブロック内の横方向アドレス信号（カラム・アドレスの
下位Ｘビット）の最下位ビット信号Ｈ0 を縦方向アドレ
ス信号（カラム・アドレスの上位Ｙビット）の最下位ビ
ット信号Ｖ0 との排他的論理和により論理変換し下位ア
ドレス信号とするアドレス信号５３を出力する。
細構成例を示す回路図である。図２を参照すると、この
下位アドレス変換回路２は、ＥＸＯＲ回路１０を備え、
ブロック内の横方向アドレス信号（カラム・アドレスの
下位Ｘビット）の最下位ビット信号Ｈ0 を縦方向アドレ
ス信号（カラム・アドレスの上位Ｙビット）の最下位ビ
ット信号Ｖ0 との排他的論理和により論理変換し下位ア
ドレス信号とするアドレス信号５３を出力する。
【００３２】次に、本実施形態の画像生成装置における
メモリの書込み制御時の動作を説明する。
メモリの書込み制御時の動作を説明する。
【００３３】図３は、図１，２の本実施形態の画像生成
装置におけるブロック内のカラム・アドレス配置例を示
す配置図である。ここでは、画面を縦横２3 ，２3 の矩
形領域で分割し、ブロックのカラム・アドレスは、３＋
３＝６ビットのバス幅を持ち、このときの上位３ビッ
ト，下位３ビットをそれぞれ縦方向アドレス，横方向ア
ドレスとし、ブロックの横方向アドレスの最下位ビット
（１ビット目）をＤＲＡＭ７，８の選択を行う下位アド
レスとしている。また、動作説明のために重畳表示され
た画面上の画像１１が存在したとき、ブロックで区切ら
れた領域１２をＤＲＡＭ７，８上に書き込む場合を考え
る。
装置におけるブロック内のカラム・アドレス配置例を示
す配置図である。ここでは、画面を縦横２3 ，２3 の矩
形領域で分割し、ブロックのカラム・アドレスは、３＋
３＝６ビットのバス幅を持ち、このときの上位３ビッ
ト，下位３ビットをそれぞれ縦方向アドレス，横方向ア
ドレスとし、ブロックの横方向アドレスの最下位ビット
（１ビット目）をＤＲＡＭ７，８の選択を行う下位アド
レスとしている。また、動作説明のために重畳表示され
た画面上の画像１１が存在したとき、ブロックで区切ら
れた領域１２をＤＲＡＭ７，８上に書き込む場合を考え
る。
【００３４】まず、画素処理部１において、従来の画像
生成装置と同じく、画面上の画像１１内の画素に対応す
るアドレス信号５０が、左上から０５ｈ，０６ｈ，０Ｄ
ｈ，０Ｅｈ，０Ｆｈ，１５ｈ，１６ｈ，・・，３７ｈ，
３Ｄｈ，３Ｅｈ，３Ｆｈの順に生成され、データ信号５
１，書込み要求信号５２と共に一画素ずつ出力される。
生成装置と同じく、画面上の画像１１内の画素に対応す
るアドレス信号５０が、左上から０５ｈ，０６ｈ，０Ｄ
ｈ，０Ｅｈ，０Ｆｈ，１５ｈ，１６ｈ，・・，３７ｈ，
３Ｄｈ，３Ｅｈ，３Ｆｈの順に生成され、データ信号５
１，書込み要求信号５２と共に一画素ずつ出力される。
【００３５】このアドレス信号５０は、下位アドレス変
換回路２により論理変換され、アドレス信号５３が０５
ｈ，０６ｈ,０Ｃｈ，０Ｆｈ，０Ｅｈ，１５ｈ，１６
ｈ，・・，３７ｈ，３Ｃｈ，３Ｆｈ，３Ｅｈの順に出力
される。
換回路２により論理変換され、アドレス信号５３が０５
ｈ，０６ｈ,０Ｃｈ，０Ｆｈ，０Ｅｈ，１５ｈ，１６
ｈ，・・，３７ｈ，３Ｃｈ，３Ｆｈ，３Ｅｈの順に出力
される。
【００３６】このとき、メモリ制御部９において、アド
レス信号５３が０６ｈ，０Ｃｈ，・・，３Ｅｈのように
横方向の最下位ビット（１ビット目）が０であり且つ書
込み要求信号５２が有効になった時に、入力制御信号５
４が出力され、アドレスＦＩＦＯ３，データＦＩＦＯ５
において、アドレス信号５３，データ信号５１が、０６
ｈ，０Ｃｈ，・・，３Ｅｈのアドレス順に一時保持され
る。一方、アドレス信号５３が０５ｈ，０Ｆｈ，１５
ｈ，・・，３Ｆｈのように横方向の最下位ビット（１ビ
ット目）が１でかつ書込み要求信号５２が有効になった
時に、入力制御信号５５が出力され、アドレスＦＩＦＯ
４，データＦＩＦＯ６は、アドレス信号５３，データ信
号５１が、０５ｈ，０Ｆｈ，１５ｈ，・・，３Ｆｈのア
ドレス順に一時保持される。
レス信号５３が０６ｈ，０Ｃｈ，・・，３Ｅｈのように
横方向の最下位ビット（１ビット目）が０であり且つ書
込み要求信号５２が有効になった時に、入力制御信号５
４が出力され、アドレスＦＩＦＯ３，データＦＩＦＯ５
において、アドレス信号５３，データ信号５１が、０６
ｈ，０Ｃｈ，・・，３Ｅｈのアドレス順に一時保持され
る。一方、アドレス信号５３が０５ｈ，０Ｆｈ，１５
ｈ，・・，３Ｆｈのように横方向の最下位ビット（１ビ
ット目）が１でかつ書込み要求信号５２が有効になった
時に、入力制御信号５５が出力され、アドレスＦＩＦＯ
４，データＦＩＦＯ６は、アドレス信号５３，データ信
号５１が、０５ｈ，０Ｆｈ，１５ｈ，・・，３Ｆｈのア
ドレス順に一時保持される。
【００３７】次に、アドレスＦＩＦＯ３，４にデータが
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
【００３８】次に、画素処理部１において、１ブロック
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
【００３９】図４は、図３のカラム・アドレス配置にお
けるＤＲＡＭ７，８に対する書込みアクセスの動作例を
示す説明図であり、各ＤＲＡＭ７，８への書込みアクセ
ス順とＤＲＡＭ７，８のカラム・アドレスとが示されて
いる。ここで、ＤＲＡＭ７に対する書込みアクセスの１
２回目のみが未使用になり、ＤＲＡＭ制御信号５７が出
力されず、書込みが行われないことを示す。
けるＤＲＡＭ７，８に対する書込みアクセスの動作例を
示す説明図であり、各ＤＲＡＭ７，８への書込みアクセ
ス順とＤＲＡＭ７，８のカラム・アドレスとが示されて
いる。ここで、ＤＲＡＭ７に対する書込みアクセスの１
２回目のみが未使用になり、ＤＲＡＭ制御信号５７が出
力されず、書込みが行われないことを示す。
【００４０】次に、本発明の画像生成装置の実施形態２
について説明する。
について説明する。
【００４１】本実施形態の画像生成装置は、図１に示す
実施形態１の画像生成装置における下位アドレス変換回
路２のみを置き換えたものであり、同等のブロックにつ
いて重複説明を省略する。
実施形態１の画像生成装置における下位アドレス変換回
路２のみを置き換えたものであり、同等のブロックにつ
いて重複説明を省略する。
【００４２】図５は、本実施形態の画像生成装置の下位
アドレス変換回路２を示す回路図である。図５を参照す
ると、この下位アドレス変換回路２は、ＥＸＯＲ回路１
３を備え、アドレス信号５０を入力し、ブロック内の縦
方向アドレス信号（カラム・アドレスの下位Ｙビット）
の最下位ビット信号Ｖ0 を横方向アドレス信号（カラム
・アドレスの上位Ｘビット）の最下位ビット信号Ｈ0 と
の排他的論理和により論理変換し下位アドレス信号とす
るアドレス信号５３を出力する。
アドレス変換回路２を示す回路図である。図５を参照す
ると、この下位アドレス変換回路２は、ＥＸＯＲ回路１
３を備え、アドレス信号５０を入力し、ブロック内の縦
方向アドレス信号（カラム・アドレスの下位Ｙビット）
の最下位ビット信号Ｖ0 を横方向アドレス信号（カラム
・アドレスの上位Ｘビット）の最下位ビット信号Ｈ0 と
の排他的論理和により論理変換し下位アドレス信号とす
るアドレス信号５３を出力する。
【００４３】次に、本実施形態の画像生成装置における
メモリの書込み制御時の動作を説明する。
メモリの書込み制御時の動作を説明する。
【００４４】図６は、本実施形態の画像生成装置におけ
るブロック内のカラム・アドレス配置例を示す配置図で
ある。ここでは、画面を縦横２3 ，２3 の矩形領域で分
割し、ブロックのカラム・アドレスは、３＋３＝６ビッ
トのバス幅を持ち、このときの上位３ビット，下位３ビ
ットをそれぞれ縦方向アドレス，横方向アドレスとし、
ブロックの縦方向アドレスの最下位ビット（４ビット
目）をＤＲＡＭ７，８の選択を行う下位アドレスとして
いる。また、動作説明のために重畳表示された画面上の
画像１４が存在したとき、ブロックで区切られた領域１
５をＤＲＡＭ７，８上に書き込む場合を考える。
るブロック内のカラム・アドレス配置例を示す配置図で
ある。ここでは、画面を縦横２3 ，２3 の矩形領域で分
割し、ブロックのカラム・アドレスは、３＋３＝６ビッ
トのバス幅を持ち、このときの上位３ビット，下位３ビ
ットをそれぞれ縦方向アドレス，横方向アドレスとし、
ブロックの縦方向アドレスの最下位ビット（４ビット
目）をＤＲＡＭ７，８の選択を行う下位アドレスとして
いる。また、動作説明のために重畳表示された画面上の
画像１４が存在したとき、ブロックで区切られた領域１
５をＤＲＡＭ７，８上に書き込む場合を考える。
【００４５】まず、画素処理部１において、従来の画像
生成装置と同じく、画面上の画像１１内の画素に対応す
るアドレス信号５０が、左上から０１ｈ，０２ｈ,０３
ｈ，０４ｈ，０５ｈ，０６ｈ，０７ｈ，０８ｈ，・・，
１４ｈ，１５ｈ，１６ｈ，１７ｈの順に生成され、デー
タ信号５１，書込み要求信号５２と共に一画素ずつ出力
される。
生成装置と同じく、画面上の画像１１内の画素に対応す
るアドレス信号５０が、左上から０１ｈ，０２ｈ,０３
ｈ，０４ｈ，０５ｈ，０６ｈ，０７ｈ，０８ｈ，・・，
１４ｈ，１５ｈ，１６ｈ，１７ｈの順に生成され、デー
タ信号５１，書込み要求信号５２と共に一画素ずつ出力
される。
【００４６】このアドレス信号５０は、下位アドレス変
換回路２により論理変換され、アドレス信号５３が０９
ｈ，０２ｈ,０Ｂｈ，０４ｈ，０Ｄｈ，０６ｈ，０Ｆ
ｈ，０８ｈ，・・，１４ｈ，１Ｄｈ，１６ｈ，１Ｆｈの
順に出力される。
換回路２により論理変換され、アドレス信号５３が０９
ｈ，０２ｈ,０Ｂｈ，０４ｈ，０Ｄｈ，０６ｈ，０Ｆ
ｈ，０８ｈ，・・，１４ｈ，１Ｄｈ，１６ｈ，１Ｆｈの
順に出力される。
【００４７】このとき、メモリ制御部９において、アド
レス信号５３が０２ｈ，０４ｈ，０６ｈ，０１ｈ，・
・，１６ｈのように縦方向の最下位ビット（４ビット
目）が０であり且つ書込み要求信号５２が有効になった
時に、入力制御信号５４が出力され、アドレスＦＩＦＯ
３，データＦＩＦＯ５において、アドレス信号５３，デ
ータ信号５１が、０２ｈ，０４ｈ，０６ｈ，０１ｈ，・
・，１６ｈのアドレス順に一時保持される。一方、アド
レス信号５３が０９ｈ，０Ｂｈ，０Ｄｈ，０Ｆｈ，０８
ｈ，・・，１Ｆｈのように縦方向の最下位ビット（４ビ
ット目）が１でかつ書込み要求信号５２が有効になった
時に、入力制御信号５５が出力され、アドレスＦＩＦＯ
４，データＦＩＦＯ６は、アドレス信号５３，データ信
号５１が、０９ｈ，０Ｂｈ，０Ｄｈ，０Ｆｈ，０８ｈ，
・・，１Ｆｈのアドレス順に一時保持される。
レス信号５３が０２ｈ，０４ｈ，０６ｈ，０１ｈ，・
・，１６ｈのように縦方向の最下位ビット（４ビット
目）が０であり且つ書込み要求信号５２が有効になった
時に、入力制御信号５４が出力され、アドレスＦＩＦＯ
３，データＦＩＦＯ５において、アドレス信号５３，デ
ータ信号５１が、０２ｈ，０４ｈ，０６ｈ，０１ｈ，・
・，１６ｈのアドレス順に一時保持される。一方、アド
レス信号５３が０９ｈ，０Ｂｈ，０Ｄｈ，０Ｆｈ，０８
ｈ，・・，１Ｆｈのように縦方向の最下位ビット（４ビ
ット目）が１でかつ書込み要求信号５２が有効になった
時に、入力制御信号５５が出力され、アドレスＦＩＦＯ
４，データＦＩＦＯ６は、アドレス信号５３，データ信
号５１が、０９ｈ，０Ｂｈ，０Ｄｈ，０Ｆｈ，０８ｈ，
・・，１Ｆｈのアドレス順に一時保持される。
【００４８】次に、アドレスＦＩＦＯ３，４にデータが
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
あり、ＤＲＡＭ７，８に書込み可能なときは、メモリ制
御部９において、出力制御信号５６とＤＲＡＭ制御信号
５７，５８とが出力される。ここで、アドレスＦＩＦＯ
３，４の一方にデータがある場合、ＤＲＡＭ制御信号５
７，５８の一方のみが出力される。このとき、出力制御
信号５６に従い、アドレス信号５９，データ信号６１
が、アドレスＦＩＦＯ３，データＦＩＦＯ５からＤＲＡ
Ｍ７に対して順に出力され、同時に、アドレス信号６
０，データ信号６２が、アドレスＦＩＦＯ４，データＦ
ＩＦＯ６からＤＲＡＭ８に対して順に出力され、また、
ＤＲＡＭ制御信号５７，５８に従い、ＤＲＡＭ７，８が
同一タイミングで書込み制御される。
【００４９】次に、画素処理部１において、１ブロック
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
の処理が終了した時、ブロック終了信号６３が出力され
る。このブロック終了信号６３が有効となった時に、メ
モリ制御部９から出力制御信号５６とＤＲＡＭ制御信号
５７，５８が出力され、アドレスＦＩＦＯ３，４とデー
タＦＩＦＯ５，６とに残っているデータがＤＲＡＭ７，
８に出力され書き込まれる。
【００５０】図７は、図６のカラム・アドレス配置にお
けるＤＲＡＭ７，８に対する書込みアクセスの動作例を
示す説明図であり、各ＤＲＡＭ７，８への書込みアクセ
ス順とＤＲＡＭ７，８のカラム・アドレスとが示されて
いる。ここで、ＤＲＡＭ７に対する書込みアクセスの１
２回目のみが未使用になり、ＤＲＡＭ制御信号５７が出
力されず、書込みが行われないことを示す。
けるＤＲＡＭ７，８に対する書込みアクセスの動作例を
示す説明図であり、各ＤＲＡＭ７，８への書込みアクセ
ス順とＤＲＡＭ７，８のカラム・アドレスとが示されて
いる。ここで、ＤＲＡＭ７に対する書込みアクセスの１
２回目のみが未使用になり、ＤＲＡＭ制御信号５７が出
力されず、書込みが行われないことを示す。
【００５１】以上説明した実施形態１，２の画像生成装
置において、図９の従来の画像生成装置において必要で
あった１５回のＤＲＡＭ書き込みアクセス回数が、１２
回となり、アクセス回数が２０％減ることになる。つま
り、メモリ・アクセスがネックとされる画像生成装置が
２０％高速化されることになる。
置において、図９の従来の画像生成装置において必要で
あった１５回のＤＲＡＭ書き込みアクセス回数が、１２
回となり、アクセス回数が２０％減ることになる。つま
り、メモリ・アクセスがネックとされる画像生成装置が
２０％高速化されることになる。
【００５２】
【発明の効果】以上説明したように、本発明による画像
生成装置では、画面を矩形領域のブロックで分割し、同
一ブロック内の各画素に対するアドレス信号を論理変換
し、変換後のアドレス信号により各画素データを分割し
て複数のＤＲＡＭに記憶し、同一ロウ・アドレス内の不
連続なカラム・アドレスを割り当てることにより、ブロ
ックの境界に同一ＤＲＡＭへのアクセスをする画素が連
続しないため、同一ブロック内の各ＤＲＡＭへのアクセ
ス数の偏りを低減でき、各ＤＲＡＭへのアクセス回数を
削減でき、メモリの性能を十分に引き出すことができ、
画像生成を高速化できるなどの効果がある。
生成装置では、画面を矩形領域のブロックで分割し、同
一ブロック内の各画素に対するアドレス信号を論理変換
し、変換後のアドレス信号により各画素データを分割し
て複数のＤＲＡＭに記憶し、同一ロウ・アドレス内の不
連続なカラム・アドレスを割り当てることにより、ブロ
ックの境界に同一ＤＲＡＭへのアクセスをする画素が連
続しないため、同一ブロック内の各ＤＲＡＭへのアクセ
ス数の偏りを低減でき、各ＤＲＡＭへのアクセス回数を
削減でき、メモリの性能を十分に引き出すことができ、
画像生成を高速化できるなどの効果がある。
【図１】本発明の画像生成装置の実施形態１におけるメ
モリの書込み制御時の構成例を示す部分ブロック図であ
る。
モリの書込み制御時の構成例を示す部分ブロック図であ
る。
【図２】図１の画像生成装置における下位アドレス変換
回路を示す回路図である。
回路を示す回路図である。
【図３】図２の下位アドレス変換回路によるブロック内
のカラム・アドレス配置例を示す配置図である。
のカラム・アドレス配置例を示す配置図である。
【図４】図３のカラム・アドレス配置におけるＤＲＡＭ
７，８に対する書込みアクセスの動作例を示す説明図で
ある。
７，８に対する書込みアクセスの動作例を示す説明図で
ある。
【図５】本発明の画像生成装置の実施形態２における下
位アドレス変換回路を示す回路図である。
位アドレス変換回路を示す回路図である。
【図６】図５の下位アドレス変換回路によるブロック内
のカラム・アドレス配置例を示す配置図である。
のカラム・アドレス配置例を示す配置図である。
【図７】図６のカラム・アドレス配置におけるＤＲＡＭ
７，８に対する書込みアクセスの動作例を示す説明図で
ある。
７，８に対する書込みアクセスの動作例を示す説明図で
ある。
【図８】従来の画像生成装置におけるメモリの書込み制
御時の構成例を示す部分ブロック図である。
御時の構成例を示す部分ブロック図である。
【図９】図８の画像生成装置によるブロック内のカラム
・アドレス配置例１を示す配置図である。
・アドレス配置例１を示す配置図である。
【図１０】図９のカラム・アドレス配置例１におけるＤ
ＲＡＭ７，８に対する書込みアクセスの動作例を示す説
明図である。
ＲＡＭ７，８に対する書込みアクセスの動作例を示す説
明図である。
【図１１】図８の画像生成装置によるブロック内のカラ
ム・アドレス配置例２を示す配置図である。
ム・アドレス配置例２を示す配置図である。
【図１２】図１１のカラム・アドレス配置例２における
ＤＲＡＭ７，８に対する書込みアクセスの動作例を示す
説明図である。
ＤＲＡＭ７，８に対する書込みアクセスの動作例を示す
説明図である。
１ 画素処理部 ２ 下位アドレス変換回路 ３，４ アドレスＦＩＦＯ ５，６ データＦＩＦＯ ７，８ ＤＲＡＭ ９ メモリ制御部 １０，１３ ＥＸＯＲ回路 １１，１４，１６，１８ 画像 １２，１５，１７，１９ ブロックで区切られた領域 ５０ アドレス信号 ５１ データ信号 ５２ 書込み要求信号 ５３ アドレス信号 ５４，５５ 入力制御信号 ５６ 出力制御信号 ５７，５８ ＤＲＡＭ制御信号 ５９，６０ アドレス信号 ６１，６２ データ信号 ６３ ブロック終了信号
Claims (3)
- 【請求項１】 格子状配置の各画素からなる画面を矩形
のブロックに複数分割しこれら各ブロック内の縦方向お
よび横方向アドレス信号を含むアドレス信号を前記画面
上の画像内の各画素に対応して前記ブロックごとに順次
生成し前記画像内の各画素に対応する各データを処理し
一画素づつデータ信号として出力する画素処理部と、前
記各画素に対応した各データを前記アドレス信号の下位
アドレス信号に対応して分割格納する複数のＤＲＡＭか
らなりこれらＤＲＡＭが同一タイミングで書込み制御さ
れる記憶手段と、この記憶手段の書込み制御のとき前記
下位アドレス信号以外の前記アドレス信号および前記デ
ータ信号を前記下位アドレス信号に対応して前記複数の
ＤＲＡＭごとに分割して一時保持し前記複数のＤＲＡＭ
に対し同一タイミングでそれぞれ出力する各ＦＩＦＯ手
段と、を有し、前記画像を処理および生成する画像生成
装置において、前記アドレス信号を入力し前記縦方向ア
ドレス信号または前記横方向アドレス信号の下位ビット
信号を論理変換し前記下位アドレス信号として出力する
下位アドレス変換回路を備えることを特徴とする画像生
成装置。 - 【請求項２】 前記下位アドレス変換回路が、前記横方
向アドレス信号の最下位ビット信号を前記縦方向アドレ
ス信号の最下位ビット信号との排他的論理和により論理
変換し前記下位アドレス信号として出力する排他的論理
和回路を備える、請求項１記載の画像生成装置。 - 【請求項３】 前記下位アドレス変換回路が、前記縦方
向アドレス信号の最下位ビット信号を前記横方向アドレ
ス信号の最下位ビット信号との排他的論理和により論理
変換し前記下位アドレス信号として出力する排他的論理
和回路を備える、請求項１記載の画像生成装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005373A JPH10207766A (ja) | 1997-01-16 | 1997-01-16 | 画像生成装置 |
| US08/997,607 US6016369A (en) | 1997-01-16 | 1997-12-23 | Image generation method and apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9005373A JPH10207766A (ja) | 1997-01-16 | 1997-01-16 | 画像生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207766A true JPH10207766A (ja) | 1998-08-07 |
Family
ID=11609377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9005373A Pending JPH10207766A (ja) | 1997-01-16 | 1997-01-16 | 画像生成装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6016369A (ja) |
| JP (1) | JPH10207766A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003066938A (ja) * | 2001-08-24 | 2003-03-05 | Sharp Corp | 表示コントローラ、表示制御方法、および画像表示システム |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6180339A (ja) * | 1984-09-26 | 1986-04-23 | Hitachi Ltd | メモリアクセス制御方式 |
| JPS63292376A (ja) * | 1987-05-26 | 1988-11-29 | Sony Tektronix Corp | 画像メモリ装置 |
| US5717697A (en) * | 1990-06-27 | 1998-02-10 | Texas Instruments Incorporated | Test circuits and methods for integrated circuit having memory and non-memory circuits by accumulating bits of a particular logic state |
| JP2703417B2 (ja) * | 1991-04-05 | 1998-01-26 | 富士通株式会社 | 受信バッファ |
| JP3373008B2 (ja) * | 1993-10-20 | 2003-02-04 | オリンパス光学工業株式会社 | 画像像域分離装置 |
| JP3001763B2 (ja) * | 1994-01-31 | 2000-01-24 | 富士通株式会社 | 画像処理システム |
-
1997
- 1997-01-16 JP JP9005373A patent/JPH10207766A/ja active Pending
- 1997-12-23 US US08/997,607 patent/US6016369A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6016369A (en) | 2000-01-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991019 |