JPH0337870A - 書き込み制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はディジタル信号を同期信号記録装置に記録する
ための書き込み制御回路に関するものである。

従来の技術 ディジタルオーディオインタフェース（よ　デインタル
オーディオ機器間の相互接続に用いるシリアル自己同期
伝送方式のインタフェースについて日本電子機械工業会
において規定したものであるパ　任意のシリアル方式の
ディジタル信号の伝送にも適応できる。−大　ディジタ
ルオーディオインタフェースに従う音声データの記録装
置としてディジタルオーディオチーブレコーダがある。

よって、任意のシリアル方式のディジタル信号をディジ
タルオーディオインタフェースに従って変調し　ディジ
タルオーディオチーブレコーダに記録することが可能で
あり実施されている。

第３図（よ　従来の手法の一例である。クロック端子３
から入力されるクロックに同期した入力ディジタル信号
力文　入力ディジタル信号端子ｌから入力される。書き
込みアドレス発生回路５（よ　前記クロックをカウント
して、データバッファ４に対する書き込みアドレスと書
き込みタイミングパルスを発生する。データバッファ４
（よ　変調回路７の処理において生じる時間遅れを吸収
するものであって、前記入力ディジタル信号を前記書き
込みタイミングパルスに従って前記書き込みアドレスの
示すアドレスに格納する。読み出しアドレス発生回路６
（瓜　データバッファ４への前記入力ディジタル信号の
書き込みと同じ速度でディジタルデータを読み出すため
に　前記クロックをカウントして読み出しアドレスと読
み出しタイミングパルスを発生する。データバッファ４
（友　前記読み出しタイミングパルスに従って前記読み
出しアドレスの示すアドレスから前記ディジタルデータ
を読み出す。変調回路７（よ　読み出した前記ディジタ
ルデータをディジタルオーディオインタフェースに従っ
て時間軸圧縮するとともに同期パターンを付加し出力Ｄ
ＡＩ信号を出力する。ディジタルオーディオチーブレコ
ーダｉｌｌ；Ａ　　前記出力ＤＡ■信号をディジタルオ
ーディオチーブに記録する。

発明が解決しようとする課題 前記の従来例において（友　読み出しアドレス発生回路
において入力されたクロックにノイズが発生してカウン
トに異常が生じた場合、読み出しアドレスが本来のもの
と異なってしま（＼　前記入力ディジタル信号と読み出
した前記ディジタルデータと（よ　異常が生じた時点以
降時間ずれを生じる。

入力ディジタル信号がフレーム形式である場合、カウン
トに異常が生じた時点で、読み出した前記ディジタルデ
ータが本来のフレーム同期とタイミング的に一致しなく
なり、異常を生じた時点以降の前記ディジタルデータは
すべて無意味なものとなる。

そこで、第１請求項の発明では　−旦読み出した前記デ
ィジタルデータに時間ずれを生じてＬその時間ずれを一
定周期で強制的に修正し、読み出されるデータを正常な
ものに復帰することを目的としている。

まな　書き込みアドレス発生回路において入力されたク
ロックにノイズが発生してカウントに異常が生じた場合
、書き込みアドレスが本来のものと異なってしまし＼　
前記入力ディジタル信号（上前記データバッファに記録
される際に　前記フレーム同期と一致しなくなり無意味
となってしまう。

そこで、第２請求項の発明で１上　フレーム同期を入力
とし　−旦書き込んだ前記入力ディジタル信号に時間ず
れを生じてＬ　その時間ずれを一定周期で強制的に修正
し、書き込まれるアドレスを正常なものに復帰すること
を目的としている。

課題を解決するための手段 前記の目的を達成するたム　本発明の第１請求項記載の
書き込み制御回路（友　クロックに同期した入力ディジ
タル信号を一時的に記録するデータバッファと、前記ク
ロックに同期し前記データバッファの書き込みアドレス
と書き込みタイミングパルスを発生する書き込みアドレ
ス発生回路と、前記データバッファへの書き込みと同じ
速度で読み出すための前記データバッファの読み出しア
ドレス発生回路と、前記データバッファから読み出され
たデータを同期信号記録装置に記録するためにデータを
時間軸圧縮するとともに同期パターンを付加する変調回
路と、前記変調回路により変調されたデータを復調する
復調回路と、この復調回路から復調された同期パターン
をもとに前記読み出しアドレス発生回路を所定値にセッ
トする信号を発生する読み出しアドレスセット信号発生
回路とを備えた構成とする。

また第２請求項記載の書き込み制御回路で（よりロック
に同期した入力ディジタル信号を一時的に記録するデー
タバッファと、前記クロックに同期し前記データバッフ
ァの書き込みアドレスと書き込みタイミングパルスを発
生する書き込みアドレス発生回路と、前記データバッフ
ァへの書き込みと同じ速度で読み出すための前記データ
バッファの読み出しアドレス発生回路と、前記データバ
ッファから読み出されたデータを同期信号記録装置に記
録するためにデータを時間軸圧縮するとともに同期パタ
ーンを付加する変調回路と、フレーム同期をもとに前記
書き込みアドレス発生回銘を所定値にセットする信号を
発生する書き込みアドレスセット信号発生回路を備えた
構成とする。

作用 上述のように構成された書き込み制御回路の動作を以下
に説明する。

第１請求項記載の書き込み制御回路で（よ　クロックと
そのクロックに同期した入力ディジタル信号を入力する
と、前記書き込みアドレス発生回路力丈　前記クロック
をカウントして書き込みアドレスと書き込みタイミング
パルスを発生する。そして、前記データバッファが、前
記書き込みアドレスが示すアドレスに前記書き込みタイ
ミングパルスに従って前記入力ディジタル信号を記録す
る。

そして、前記読み出しアドレス発生回路力文　前記デー
タバッファへの書き込みと同じ速度で読み出すための前
記データバッファの読み出しアドレスと読み出しタイミ
ングパルスを前記クロックをカウントすることで発生し
　前記データバッフアバ前記読み出しアドレスが示すア
ドレスから前記読み出しタイミングパルスに従ってディ
ジタルデータを再生する。そして、前記変調回路が前記
ディジタルデータを外部記録装置に記録するためにデー
タを時間軸圧縮するとともに同期パターンを付加して出
力ディジタル信号を生威すも　以上の過程において、前
記復調回路力文　前記出力ディジタル信号を復調し　前
記読み出しアドレスセット信翼発生回路力文　前記出力
ディジタル信号から前記同期パターンを検出しそのタイ
ミングにおいて読み出しアドレスセット信号を発生し　
前記読み出しアドレス発生回路力ｔ　前記読み出しアド
レスセット信号によりそのタイミングにおいて本来読み
出しが行なわれるべき読み出しアドレスを再設定する。

これにより、−旦前記ディジタルデータと周期パターン
によるフレーム同期のタイミングに異常を生じてＬ　再
設定後正常なタイミングに復旧できる。

また第２請求項記載の書き込み制御回路で（よりロック
とそのクロックに同期した入力ディジタル信号とフレー
ム同期を入力すると、前記書き込みアドレス発生回路戟
　前記クロックをカウントして書き込みアドレスと書き
込みタイミングパルスを発生し　前記データバッフ７カ
文　前記書き込みアドレスが示すアドレスに前記書き込
みタイミングパルスに従って前記入力ディジタル信号を
記録する。そして、前記読み出しアドレス発生回路力丈
　前記データバッファへの書き込みと同じ速度で読み出
すための前記データバッファの読み出しアドレスと読み
出しタイミングパルスを前記クロックをカウントするこ
とで発生上　前記データバッファ誠　前記読み出しアド
レスが示すアドレスから前記読み出しタイミングパルス
に従ってディジタルデータを再生する。そして、前記変
調回路が前記ディジタルデータを外部記録装置に記録す
るためにデータを時間軸圧縮するとともに同期パターン
を付加して出力ディジタル信号を生成する。

以上の過程において、前記書き込みアドレスセット信号
発生回路力丈　前記フレーム同期をカウントし前記書き
込みアドレスが所定値に達するタイミングにおいて書き
込みアドレスセット信号を発生し　前記書き込みアドレ
ス発生回路カミ　前記書き込みアドレスセット信号によ
りそのタイミングにおいて本来書き込みが行なわれる前
記書き込みアドレスを再設定する。これにより、−旦前
記入力ディジタル信号と前記フレーム同期のタイミング
に異常を生じても、再設定後正常なタイミングに復旧で
きも 実施例 第１請求項記載の発明の実施例の構成を第１図に示づｌ 第１図において、　■は入力ディジタル信号端子であり
、　３はクロック端子であり、４はデータバッファであ
り、　５は書き込みアドレス発生回路であり、　６は読
み出しアドレス発生回路であり、　７は変調回路であり
、　８は復調回路であり、　９は読み出しアドレスセッ
ト信号発生回路であり、　１１はディジタルオーディオ
テープレコーダであもクロック端子３から入力されるク
ロックの周波数ＩＬＬ　　１，５３６ＭＩＩｚであり、
書き込みアドレス発生回路５カ丈　前記クロックをカウ
ントして１０進数で００００から６１４３までの書き込
みアドレスと書き込みタイミングパルスを繰り返し発生
し　データバッファ４バ　前記書き込みアドレスが示す
アドレスに前記書き込みタイミングパルスに従って前記
入力ディジタル信号を記録する。そして、読み出しアド
レス発生回路６カ丈　データバッファ４への書き込みと
同じ速度で読み出すためのデータバッファ４に対する１
０進数で００００から６１４３までの読み出しアドレス
と読み出しタイミングパルスを前記クロックをカウント
することで繰り返し発生し　データバッファ４カ交　前
記読み出しアドレスが示すアドレスから前記読み出しタ
イミングパルスに従ってディジタルデータを再生する。

そして、変調回路７が前記ディジタルデータをディジタ
ルオーディオテープレコーダ１１に記録するために前記
ディジタルデータを時間軸圧縮するとともに同期パター
ンを付加して出力ＤＡ■信号を生成する。以上の過程に
おいて、復調回路８力丈　前記出力ＤＡＩ信号を復調し
　読み出しアドレスセット信号発生回路９が　前記出力
ディジタル信号から前記同期パターンを検出することで
ブロックＩＤを検出し　そのタイミングにおいて周波数
２５０Ｈｚの読み出しアドレスセット信号を発生し、読
み出しアドレス発生回路６カ上　前記読み出しアドレス
セット信号によりそのタイミングにおいて一定値を読み
出しアドレスとして再設定する。

４二述の動作により、　４ｍｓ毎に読み出しアドレスか
正しい位に設定され直すので、前記クロック号にノイズ
成分が入り前記ディジタルデータと前記同期パターンに
よるフレーム同期に時開ずれを生じてＬ　最大４ｍｓ後
には時間ずれが修正される。

また、第２請求項記載の発明の実施例の構成を第２図に
示す。

第２図において、　ｌは入力ディジタル信号端子であり
、　２はフレーム同期端子であり、　３はクロック端子
であり、　４はデータバッファであり、　５は書き込み
アドレス発生回路であり、　６は読み出しアドレス発生
回路であり、　７は変調回路であり、１０は書き込みア
ドレスセット信号発生回路であり、　１１はディジタル
オーディオテープレコーダである。

クロック端子３から入力されるクロックの周波数ｉ；Ｌ
　　１，５３６ＭＨｚであり、書き込みアドレス発生回
路５力ｔ　前記クロックをカウントしてｌＯ進数で００
００から６１４３までの書き込みアドレスと書き込みタ
イミングパルスを繰り返し発生し　データバッファ４カ
丈　前記書き込みアドレスが示すアドレスに前記書き込
みタイミングパルスに従って前記入力ディジタル信号を
記録する。そして、読み出しアドレス発生回路６カ文　
データバッフ７４への書き込みと同じ速度で読み出すた
めのデータバッファ４に対するＩＯ進数でｏｏｏｏから
６１４３までの読み出しアドレスと読み出しタイミング
パルスを前記クロックをカウントすることで繰り返し発
生し　データバッファ４力上　前記読み出しアドレスが
示すアドレスから前記読み出しりイミングパルスに従っ
てディジタルデータを再生する。そして、変調回路７が
前記ディジタルデータをディジタルオーディオチーブレ
コーダ１１に記録するために前記ディジタルデータを時
間軸圧縮するとともに同期パターンを付加して出力ＤＡ
■信号を生成する。以上の過程において、フレーム同期
端子２から入力されたフレーム同期を書き込みアドレス
セット信号発生回路１０がカウントして周波数２５０Ｈ
ｚの書き込みアドレスセット信号を発生し　書き込みア
ドレス発生回路５力丈　前記書き込みアドレスセット信
号によりそのタイミングにおいて一定値を書き込みアド
レスとして再設定する。

上述の動作により、　４ｍｓ毎に書き込みアドレスが正
しい値に設定され直すので、前記クロック号にノイズ成
分が入り前記入力ディジタル信号と前記フレーム同期に
時間ずれを生じてＬＲ犬Ａ　ｍｓ後には時間ずれが修正
される。

発明の効果 本発明に係る書き込み制御回路（よ　以上説明したよう
に構成されているので、入力ディジタル信号から出力Ｄ
ＡＩ信号を生成する過程において、クロックにノイズ成
分が入すデータバッファの入出力でタイミングに時間ず
れが生じた場合、一定時間後に正常なタイミングに復旧
できるた△　同期保護の効果を得ることができも

【図面の簡単な説明】

第１図は本発明の第１の実施例の構成は　第２図は本発
明の第２の実施例の構ｆｆｊ、＠　　第３図は従来例の
構成国である。

Claims (2)

【特許請求の範囲】
1. （１）クロックに同期したシリアル方式の入力ディジタ
   ル信号を同期信号記録装置に記録するための書き込み制
   御回路であって、入力ディジタル信号を一時的に記録す
   るデータバッファと、前記クロックに同期し前記データ
   バッファの書き込みアドレスと書き込みタイミングパル
   スを発生して書き込みを制御する書き込みアドレス発生
   回路と、前記データバッファへの読み出しアドレスと読
   み出しタイミングパルスを発生し書き込みと同じ速度で
   書き込まれたディジタルデータを読み出すための読み出
   しアドレス発生回路と、前記データバッファから読み出
   された前記ディジタルデータを同期信号記録装置に記録
   するために前記ディジタルデータを時間軸圧縮するとと
   もに同期パターンを付加する変調回路と、前記変調回路
   により変調された出力ディジタル信号を復調する復調回
   路と、この復調回路から復調された同期パターンをもと
   に前記読み出しアドレス発生回路を所定値にセットする
   信号を発生する読み出しアドレスセット信号発生回路を
   備えたことを特徴とする書き込み制御回路。
2. （２）フレーム同期を持つ入力ディジタル信号を同期信
   号記録装置に記録するための書き込み制御回路であって
   、入力ディジタル信号を一時的に記録するデータバッフ
   ァと、前記クロックに同期し前記データバッファの書き
   込みアドレスと書き込みタイミングパルスを発生して書
   き込みを制御する書き込みアドレス発生回路と、前記デ
   ータバッファへの読み出しアドレスと読み出しタイミン
   グパルスを発生し書き込みと同じ速度で書き込まれたデ
   ィジタルデータを読み出すための読み出しアドレス発生
   回路と、前記データバッファから読み出された前記ディ
   ジタルデータを同期信号記録装置に記録するために前記
   ディジタルデータを時間軸圧縮するとともに同期パター
   ンを付加する変調回路と、フレーム同期をもとに前記書
   き込みアドレス発生回路を所定値にセットする信号を発
   生する書き込みアドレスセット信号発生回路を備えたこ
   とを特徴とする書き込み制御回路。