DE69523387T2

DE69523387T2 - Unterbrechungssteuerungsvorrichtung

Info

Publication number: DE69523387T2
Application number: DE69523387T
Authority: DE
Inventors: Masako Ideta
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1994-07-25
Filing date: 1995-07-24
Publication date: 2002-06-27
Anticipated expiration: 2015-07-25
Also published as: JPH0836506A; KR100206679B1; EP0694841B1; DE69523387D1; US5797021A; JP2734992B2; EP0694841A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung:

Die Erfindung betrifft eine Informationsverarbeitungsvorrichtung und bezieht sich insbesondere auf einen Einchip-Mikrocomputer mit einer Unterbrechungssteuerschaltung.

Beschreibung des verwandten Standes der Technik:

Wie im Stand der Technik gut bekannt ist, vermittelt eine Unterbrechungssteuereinheit zwischen einer zentralen Verarbeitungseinheit (CPU) und einer Vielzahl von peripheren Einheiten, um eine Schnittstelle zwischen diesen zu bilden. Wenn eine bestimmte periphere Einheit eine Betriebsanforderung ausgibt, benachrichtigt die Unterbrechungssteuereinheit die CPU über die Anforderung mittels einer Vielzahl von Unterbrechungssteuersignalen. In Antwort darauf unterbricht die CPU die Ausführung des aktuellen Programms und führt dann einen Unterbrechungsverarbeitungsbetrieb durch.
Die Druckschrift "Microsystem Components Handbook" 1985, INTEL CORPORATION, SANTA CLARA, CA, Robin Jigour: Using the 8259A Programmable Interrupt Controller, Seiten (2-145) bis (2-174), offenbart eine solche Unterbrechungssteuereinheit.
Fig. 10 stellt einen Aufbau einer zwischen einer herkömmlichen Unterbrechungssteuerschaltung und einer CPU in einem Einchip- Mikrocomputer 1b als einer peripheren Schaltung hergestellten Verbindung dar; Fig. 11 die Unterbrechungssteuerschaltung; und Fig. 12 ein Zeitverlaufsdiagramm der Unterbrechungssteuerschaltung. Der Einchip-Mikrocomputer 1b empfängt Daten von einer externen Einheit durch die Unterbrechungsverarbeitung, so daß daher die Verarbeitung der Unterbrechungssteuerschaltung 2b (nachstehend als INTC bezeichnet) in Verbindung mit Fig. 11 beschrieben wird. Wenn die INTC 2b jedes von einem peripheren Abschnitt 19b, welcher die Eingabe/Ausgabe in Bezug auf einen externen Anschluß 39b oder eine beliebige externe Einheit steuert und eine Unterbrechung zu einem vorbestimmten Zeitpunkt erzeugt, generierte Unterbrechungssignal 4b (nachstehend als INTXX bezeichnet) empfängt, setzt ein INTC-Steuerabschnitt 5b ein Unterbrechungsflag 30b (nachstehend als IF bezeichnet) entsprechencL dem INTXX auf "1". Der INTC-Steuerabschnitt 5b entscheidet auf der Grundlage eines Flags 31b (nachstehend als MK bezeichnet) zum Maskieren der Unterbrechung, von Flags 34b (nachstehend als PR0 und PR1 bezeichnet) zum Ermitteln des Vorrangs der Unterbrechung, und eines Unterbrechungsgenehmigungssignals 1Gb (nachstehend als EI bezeichnet), ob die Annahme der Unterbrechung möglich ist. In dem Fall, in dem die Annahme der Unterbrechung möglich ist, wird ein Unterbrechungsanforderungssignal 6b (nachstehend als INTRQ bezeichnet) auf "1" gesetzt, und werden eine Betriebsart der Unterbrechungsverarbeitung repräsentierende Signale 9b und 10b (nachstehend als MSINTB und CSEN bezeichnet) auf der Grundlage von eine Betriebsart der Unterbrechungsverarbeitung zeigender Flags 32b und 33b (nachstehend als MS und CS bezeichnet) gleichzeitig ausgegeben. Als Betriebsarten der Unterbrechungsvererbeitung sind eine Vektorunterbrechung, eine Kontextumschaltung (eine Registerbankumschaltung) und ein Makrodienst bereitgestellt. In dem Fall, in dem die Annahme der Unterbrechung nicht möglich ist, wird das IF 30b entsprechend dem INTXX 4b signalisiert, und wird das INTRQ 6b auf "1" gesetzt, wenn die Annahme der Unterbrechung möglich wird. Darüber hinaus gibt bei Empfang eines Signals 29 (nachstehend als OEVC bezeichnet), welches Unterbrechungsadressdaten (nachstehend als Vektoradresse (VC) Ub bezeichnet) anfordert, der INTC-Steuerabschnitt 5b die VC 81 als Daten auf einen bestehenden Datenbus 11b (nachstehend als IBUS bezeichnet) aus und setzt gleichzeitig ein Flag entsprechend einem Vorrang der gegenwärtig empfangenen Unterbrechung in einem Register 15b (nachstehend als ISPR bezeichnet) auf "1", wodurch eine Vorrangstufe der empfangenen Unterbrechungsanforderung beibehalten wird. Ferner setzt bei Empfang von Steuersignalen 12b und 13b (nachstehend als CLRIF und CLRMS bezeichnet), welche das IF 30b und das MS 31b innerhalb der INTC 2b auf "0" setzen, oder eines Steuersignals 14b (nachstehend als CLRIP bezeichnet), welches ein einem Vorrang innerhalb des ISPR entsprechendes Flag auf "0"
setzt, der INTC-Steuerabschnitt 5b ein entsprechendes Flag auf Nachstehend wird die Verarbeitung zur Zeit der Unterbrechung unter Bezugnahme auf Fig. 10 und 12 beschrieben. Wenn das INTXX 4b der INTC 2b zugeführt wird, entscheidet die INTC 2b, ob die Annahme der Unterbrechung möglich ist. Falls die Annahme der Unterbrechung möglich ist, setzt die INTC 2b das INTRQ 6b auf "1". Die CPU 3b tastet das INTRQ 6b während der Ausführung jedes Befehls ab und signalisiert das OEVC 29 mit "1", um die Unterbrechungsverarbeitung in Gang zu setzen, falls das INTRQ 6b "1" ist. Wenn das OEVC 29 mit "1" signalisiert ist, gibt die INTC 2b die VC Sb als Daten auf den IBUS 11b aus, und gibt gleichzeitig das MSINTB 9b und das CSEN 10b in Übereinstimmung mit einer Betriebsart der Unterbrechungsverarbeitung aus. Die CPU 3b führt die Unterbrechungsverarbeitung auf der Grundlage der durch die Steuersighale MSINTB 9b und CSEN 10b bestimmten Verarbeitungsbetriebsart durch. Die CPU 3b setzt in dem Fall, in dem die Vektorunterb rechungsverarbeitung entsprechend dem INTXX 4b durch die CPU Sb akzeptiert wird, das Steuersignal CLRIF 12b auf "1"; in dem Fall, in dem die Makrodienstverarbeitung für eine vorbestimmte Anzahl von Malen ausgeführt wird, das Steuersignal CLRMS 13b auf "1"; und in dem Fall, in dem eine Unterroutine der Unterbrechung, deren Betriebsart angefordert wurde, beendet ist, das Steuersignal CLRIP 14b auf "1". Mit diesen Steuersignalleitungen setzt die INTC 2b das entsprechende Flag auf "0".
Das Adresslatch- bzw. Adresszwischenspeichersignal 18b ist ein Zeitsteuersignal zum Zwischenspeichern einer Adresse von dem IBUS 11b, wenn auf ein Register innerhalb der INTC 2b zugegriffen wird, und RELSTB 17b ist ein Anforderungssignal zum Freigeben des Zustands einer Bereitschaftsbetriebsart, welche den Betrieb mit geringer Leistungsaufnahme verwirklicht.
Nachstehend wird der Aufbau innerhalb einer Emulationsvorrichtung zur Verwendung bei der Fehlerbeseitigung in dem Mikrocomputer in Verbindung mit Fig. 13 beschrieben.
Im Falle der Ausführung der Emulation in Bezug auf einen durch einen Benutzer entwickelten Mikrocomputer (eine Testkarte) kann die periphere Schaltung des Mikrocomputers, welche in einem tatsächlichen Produkt verwendet wird, mit der Testkarte verbunden und die Tatsache, daß die periphere Schaltung normal arbeitet, bestätigt werden. Als zugehörige Maßnahme können ein Anschluß der peripheren Schaltung und ein entsprechender Anschluß der Testkarte so miteinander verbunden werden, daß sie in tatsächlichen Betrieb gebracht werden. Jedoch können auch dann, wenn die beispielsweise in Fig. 10 gezeigte periphere Schaltung 1b als periphere Schaltung des Mikrocomputers verschaltet wird, die internen Informationen der CPU 3b nicht erhalten werden. Darüber hinaus nimmt dann, wenn die CPU 3b mit einer Emulationsfunktion versehen ist, die Größe der CPU 3b drastisch zu, so daß ein beachtlich großer Chip als tatsächlicher Mikrocomputer verwirklicht wird. Demgemäß werden die CPU 3b und die INTC 2b in einzelne Chips getrennt, um die Emulation durchzuführen. Daher muß ein Anschluß eines Teils einer peripheren Schaltung für den Mikrocomputer (ein peripherer Auswertungschip) 20b als Anschluß zum Herstellen einer Verbindung zu einem Auswertungsemulationschip 21b (nachstehend als CPU-Auswertungschip bezeichnet), welcher die internen Informationen der CPU nach außerhalb des peripheren Auswertungschips holt, verwendet werden. Das heißt, daß zur Zeit der Emulation die CPU im Innern des peripheren Auswertungschips 20b abgetrennt ist und die Informationen für die CPU durch den CPU-Auswertungschip 21b überwacht und gesteuert werden. Die CPU innerhalb des peripheren Auswertungschips 21b während der Emulation ist jedoch nicht dargestellt. Der periphere Auswertungschip benötigt daher Anschlüsse, welche mit Ausnahme eines Eingangs-/Ausgangs-Anschlusses eines I/O-Ports oder dergleichen im wesentlichen als Funktionen der peripheren Schaltung im Namen des CPU-Auswertungschips 21b notwendig sind. Wegen der Begrenzung aufgrund der IC-Gehäusegröße des peripheren Bewertungschips 20b oder der Beschränkung der Anzahl von Anschlüssen können jedoch nicht alle zur Steuerung der peripheren Funktionen, die bei der Benutzung als tatsächliches Produkt verwendet werden, erforderlichen Anschlüsse nach außerhalb des peripheren Auswertungschips 20b geholt werden. Es ist folglich unmöglich, sämtliche der nicht verwendeten Anschlußfunktionen der Testkarte und des peripheren Auswertungschips 20b, mit dem die Testkarte verbunden ist, so wie sie sind zu emulieren. Um eine Emulation auszuführen, welche in Bezug auf die Testkarte dem nicht verwendeten Zustand nahe kommt, muß daher die Anzahl von Anschlüssen, die die Verbindung zwischen dem peripheren Auswertungschip 20b und dem CPU-Auswertungschip 21b erzielen, verringert werden. Zur Verringerung der Anzahl von Anschlüssen, die die Verbindung zwischen dem peripheren Auswertungschip 20b und dem CPU-Auswertungschip 21b herstellen, wurde herkömmlich eine Einrichtung derart verwendet, daß zwischen dem peripheren Auswertungschip 20b und dem CPU-Auswertungschip 21b gesendete und/oder empfangene Signale (nachstehend als Steuersignale bezeichnet) innerhalb des peripheren Auswertungschips 20b und des CPU-Auswertungschips 21b decodiert und codiert werden.
Fig. 13 stellt einen Aufbau einer zwischen dem peripheren Auswertungschip 20b und dem CPU-Auswertungschip 21b erzielten Verbindung mit Bezug auf die Unterbrechung dar. Nachstehend wird unter Bezugnahme auf Fig. 13 ein Unterschied zwischen der jeweiligen Verarbeitung der Emulationsvorrichtung und des Einchip- Mikrocomputers zur Zeit der Unterbrechungsverarbeitung erklärt.
Anders als bei dem Einchip-Mikrocomputer sind in der Emulationsvorrichtung, da die INTC 2b innerhalb des peripheren Auswertungschips vorhanden ist und die CPU 3b innerhalb des CPU-Auswertungschips 21b bereitgestellt ist, die INTC 2b und die CPU 3b über Anschlüsse miteinander verbunden, die die Verbindung zwischen dem peripheren Auswertungschip 20b und dem CPU-Auswertungschip 21b herstellen. Das heißt, die CPU innerhalb des peripheren Auswertungschips 20b wird während der Emulation von der INTC 2b abgetrennt. Wie vorstehend erwähnt, kann in der Emulation in Bezug auf die Testkarte eine genauere Emulation ausgeführt werden, da die Anzahl der den peripheren Auswertungschip und die Testkarte miteinander verbindenden Anschlüsse erhöht werden kann, falls die Anzahl von zwischen dem CPU-Auswertungschip und dem peripheren Auswertungschip bereitgestellten Verbindungsanschlüssen klein ist. Folglich wurden im Stand der Technik die Steuersignale (das INTRG 6b, das MSINTB 9b, das CSEN 10b und andere in diesem Beispiel), die zu dem CPU-Auswertungschip 21b innerhalb des peripheren Auswertungschips 20b übertragen werden, codiert, um an den CPU-Auswertungschip 21b gesendet zu werden, und wurden die Steuersignale innerhalb des CPU-Auswertungschips 21b decodiert. Ferner wurden in einem entgegengesetzten Betrieb die an den peripheren Auswertungschip 20b innerhalb des CPU-Auswertungschips 21b gesendeten Steuersignale (das CLRIF 12b, das CLPMS 13b, das CLRIP 14b, das OEVC 29 und andere in diesem Beispiel) codiert, um dem peripheren Auswertungschip 20b zugeführt zu werden, und wurden die Steuersignale innerhalb des peripheren Auswertungschips 20b decodiert, so daß die Anzahl der zwischen dem peripheren Auswertungschip 20b und dem CPU-Auswertungschip 21b bereitgestellten Verbindungsanschlüsse verringert werden konnte.
Es wird angemerkt, daß das Betriebszeitverhalten dann, wenn die Emulationsvorrichtung konfiguriert ist, dasselbe ist wie das in dem Fall des in Fig. 12 dargestellten Einchip-Mikrocomputers.
Bei der vorstehend erwähnten, zwischen der INTC und der CPU in dem herkömmlichen Einchip-Mikrocomputer erzielten Verschaltung tritt, da eine Vielzahl von Steuersignalleitungen erforderlich sind, ein Problem dahingehend auf, daß die Verdrahtungsfläche aufgrund der Ausdehnung der Signaladern zunimmt oder die Signal- Eingangs-/Ausgangs-Schaltung groß wird.
Darüber hinaus bestehen bei der vorstehend beschriebenen herkömmlichen Emulatorvorrichtung, da ein Decodierer und ein Codierer als Einrichtungen zum Verringern der Anzahl von sich auf die Unterbrechung beziehenden Verbindungsanschlüssen erforderlich sind und zwischen dem peripheren Auswertungschip 1b und dem CPU Auswertungschip 2b vorgesehen sind, Nachteile dahingehend, daß 1) die Größe der Schaltung zunimmt, 2) der Decodierer und der Codierer den schnellen Betrieb behindern, und 3) während des Decodierens und Codierens erzeugtes Impulsrauschen zu Fehlfunktionen führt. Ferner müssen der Decodierer und der Codierer in einer Phase des Entwurfs des Einchip-Mikrocomputers zusätzlich bereitgestellt werden. Außerdem unterscheidet sich die Verschaltung zwischen der CPU 3b und der UNTC 2b in der Phase des Entwurfs des Einchip-Mikrocomputers von der Verschaltung zwischen der CPU 3b und der INTC 2b während der Emulation. Der Einchip-Mikrocomputer, der während der Emulation ohne Schaden ist, kann nach dem Entfernen des Decodierers und des Codierers aufgrund einer fehlerhaften Verdrahtung zwischen der CPU 3b und der INTC 2b einen Defekt aufweisen. Dies ist darauf zurückzuführen, daß keine Emulation unter Verwendung der CPU 3b und der INTC 2b durchgeführt wird, nachdem der Decodierer und der Codierer aus diesen entfernt wurden. Demgemäß unterscheidet sich die Verdrahtung in dem Mikrocomputer von der in dem Emulator und besteht ein Nachteil dahingehend, daß möglicherweise Defekte erzeugt werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Der Erfindung liegt daher die Aufgabe zugrunde, eine verbesserte Vorrichtung zu schaffen, bei der die Anzahl von Verbindungen zwischen einer CPU und einer INTC verringert ist.
Eine erfindungsgemäße Informationsverarbeitungsvorrichtung umfaßt eine zentrale Verarbeitungseinheit (CPU), eine Unterbrechungssteuereinheit (INTC), einen Bus zum Übertragen von Daten zwischen der CPU und der INTC, eine Unterbrechungsanforderüngsleitung zum Senden eines Unterbrechungsanforderungssignals von der INTC zu der CPU, wenn die INTC eine Unterbrechungsbetriebsanforderung von einer peripheren Einheit empfangen hat; und eine Unterbrechungsempfangssignalleitung zum Benachrichtigen der INTC darüber, daß die CPU einen Interbrechungsbetrieb erlaubt, wodurch die INTC zu der CPU über den Bus Vektoradressinformationen zusammen mit einem eine Unterbrechungsbetriebsart repräsentierenden Betriebsartsignal überträgt.
Mit einer solchen Anordnung kann die Anzahl von Verbindungsleitungen zum Verbinden der INTC und der CPU verringert werden. Dies bedeutet, daß die Anzahl von Anschlüssen zur Verbindung in einem In-Schaltungs-Emulator ebenfalls verringert werden kann, welches in der Durchführung der Emulation mit hoher Genauigkeit resultiert. Ferner können, da keine Notwendigkeit besteht, einen Decodierer und einen Codierer innerhalb des ersten Datenverarbeitungsabschnitts und des zweiten Datenverarbeitungsabschnitts bereitzustellen, die Größen des ersten Datenverarbeitungsabschnitts und des zweiten Datenverarbeitungsabschnitts verringert und darüber hinaus die Betriebsgeschwindigkeit erhöht werden.
Diese Aufgaben werden in vorteilhafter Weise durch im wesentlichen Anwenden der in dem unabhängigen Patentanspruch 1 angegebenen Merkmale gelöst. Eine Weiterbildung der Erfindung ist Gegenstand des abhängigen Patentanspruchs 2.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Erfindung wird nachstehend anhand bevorzugter Ausführungsbeispiele unter Bezugnahme auf die beigefügten Zeichnungen näher beschrieben. Es zeigen:
Fig. 1 ein Blockdiagramm, das einen Einchip-Mikrocomputer gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt;
Fig. 2 ein Schaltbild einer Unterbrechungssteuerschaltung in dem ersten Ausführungsbeispiel;
Fig. 3 ein Zeitverlaufsdiagramm, das den Betriebsablauf in dem Fall zeigt, in dem die Unterbrechung in dem Mikrocomputer gemäß dem ersten Ausführungsbeispiel aufgetreten ist;
Fig. 4 ein Schaltbild, das einen Hauptteil in dem ersten Ausführungsbeispiel zeigt;
Fig. 5 ein Blockdiagramm, das einen peripheren Auswertungschip und einen CPU-Auswertungschip in einer Emulationsvorrichtung in einem Mikrocomputer zeigt;
Fig. 6 ein Blockdiagramm, das einen Einchip-Mikrocomputer gemäß einem weiteren Ausführungsbeispiel dar Erfindung zeigt;
Fig. 7 ein Diagramm einer zwischen einer INTC und der CPU hergestellten Verbindung, die in einem Teil einen Unterschied zwischen Fig. 1 und 5 zeigt;
Fig. 8 ein Zeitverlaufsdiagramm, das den Betriebsablauf in dem Fall zeigt, in dem die Unterbrechung in dem Mikrocomputer gemäß dem weiteren Ausführungsbeispiel aufgetreten ist;
Fig. 9 ein Diagramm, das eine zwischen dem peripheren Auswertungschip und dem CPU-Auswertungschip, welche eine Emulationsvorrichtung gemäß dem weiteren Ausführungsbeispiel bilden, erzielte Verbindung zeigt;
Fig. 10 ein Blockdiagramm, das einen Einchip-Mikrocomputer gemäß einem ersten herkömmlichen Beispiel zeigt;
Fig. 11 ein Schaltungsdiagramm, das eine Unterbrechungssteuerschaltung in dem ersten herkömmlichen Beispiel zeigt;
Fig. 12 ein Zeitverlaufsdiagramm, das den Betriebsablauf in dem Fall zeigt, in dem die Unterbrechung in dem ersten herkömmlichen Beispiel aufgetreten ist; und
Fig. 13 ein Diagramm, das eine zwischen einem peripheren Auswertungschip und einem CPU-Auswertungschip, welche eine Emulationsvorrichtung gemäß einem zweiten herkömmlichen Beispiel bilden, erzielte Verbindung zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE

Nachstehend werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 1 ist ein Blockdiagramm, das einen Einchip-Mikrocomputer gemäß einem ersten Ausführungsbeispiel der Erfindung zeigt; Fig. 2 ein Schaltbild, das eine Unterbrechungssteuerschaltung in dem ersten Ausführungsbeispiel zeigt; Fig. 3 ein Zeitverlaufsdiagramm, das den Betriebsablauf des in Fig. 1 dargestellten Einchip-Mikrocomputers in dem Fall zeigt, in dem die Unterbrechung aufgetreten ist; und Fig. 4 ein Schaltbild, das einen Hauptteil in dem in Fig. 1 dargestellten Einchip-Mikrocomputer zeigt.
Wie in Fig. 1 dargestellt, ist zu dem die zwischen der INTC2 und der CPU 3 gemäß diesem Ausführungsbeispiel hergestellte Verbindung zeigenden Verbindungsdiagramm eine Signalleitung hinzugefügt, welche in der in Fig. 10 gezeigten bekannten Schaltung als Daten Steuersignale (ein MSINTB 9, ein CSEN 10, ein CLRIF 12, ein CLRMS 13 und ein CLRIP 14) auf einen IBUS 11 ausgibt und ein Unterbrechungsempfangssignal 7 (nachstehend als INTAK bezeichnet) als Ersatz für ein OEVC 29 überträgt, ohne Steuersignalleitungen zum Übertragen dieser Steuersignale zu verwenden.
Nachstehend wird ein Unterschied der Verarbeitung der INTC 2 gegenüber der der INTC 2b, die ein herkömmliches Beispiel ist, unter Bezugnahme auf Fig. 2 erklärt. Ein INTC-Steuerabschnitt 5 gibt ähnlich wie in dem herkömmlichen Beispiel ein INTRQ 6 aus, so daß die Erklärung hierüber weggelassen wird. Bei Erfassung einer führenden Flanke eines INTAK 7, welches in Antwort auf das INTRQ 6 erzeugt wird, gibt der INTC-Steuerabschnitt 5 als Daten eine VC 8, das MSINTB 9 und das CSEN 10 auf den IBUS 11 aus. Der IBUS 11 besteht aus acht Bits und wird als Datenbus verwendet. Hierbei erfordert im Unterschied zu beliebigen anderen Adressinformationen die Vektoradresse VC 8 üblicherweise nicht 8 Bits, sondern ist in der Lage, 2&sup6; = 64 Arten von 6-Bit-Vektorinformationen zu übertragen. Das heißt, die Vektoradresse VC 8 belegt nicht alle Bits des Datenbusses. Folglich können die verfügbaren zwei Bits genutzt werden, um die Unterbrechungsverarbeitungsbetriebsartinformationen zu senden und/oder zu empfangen.
Darüber hinaus holt der INTC-Steuerabschnitt 5 das CLRIF 12 und das CLRMS 13, die über den IBUS 11 zugeführt werden, zu einem Zeitpunkt, in dem das INTAK 7 einen letzten Übergang zeigt. Auf der Grundlage der Daten löscht der INTC-Steuerabschnitt 5 die entsprechenden Flags IF 30 und MS 32. Ferner gibt dann, wenn die auf der Grundlage der VC 8, des MSINTB 9 und des CSEN 10 durchgeführte Unterbrechungsverarbeitung abgeschlossen ist, die CPU 3 das CLRIP 14 auf den IBUS 11 aus. Bei Empfang des CLRIP 14 eliminiert die INTC 5 die Daten innerhalb des entsprechenden Flags ISPR 15b und aktualisiert den Vorrang der Unterbrechung.
Nachstehend wird die Beziehung der zwischen der CPU 3 und der INTC 2 hergestellten Verbindung im Einzelnen unter Bezugnahme auf Fig. 4 beschrieben. In dem Fall, in dem das von der CPU 3 ausgegebene INTAK 7 auf "1" gesetzt ist, erfaßt auf der Seite der INTC 2 eine Führungsflankenerfassungsschaltung 40 innerhalb der INTC 2 die führende Flanke des INTAK 7. In Antwort auf die führende Flanke gibt ein Ausgangspuffer die VC 8, das MSINTB 9 und das CSEN 10, welche von dem INTC-Steuerabschnitt 5 ausgegeben werden, auf den IBUS 11 aus. Unterdessen erfaßt auf der Seite der CPU eine Verzögerungsschaltung 44 einen ersten Übergang des INTAK 7. Darüber hinaus verzögert die Verzögerungsschaltung 44 die Ausgabe eines Erfassungssignals bis zu der Zeit, zu der die Daten der VC 8, des MSINTB 9 und des CSEN 10 ermittelt sind, und sendet das so verzögerte Erfassungssignal als Zwischenspeicherzeitsteuersignal an eine VC/MSINTB/CSEN-Zwischenspeicherschaltung (Latch) 45. Bei Empfang des Zwischenspeicherzeitsteuersignals speichert die VC/MSINTB/CSEN-Zwischenspeicherschaltung 45 die über den IBUS 11 gelieferten Daten der VC 8, des MSINTB 9 und des CSEN 10 zwischen.
Ferner erfaßt auf der Seite der CPU dann, wenn das von der CPU 3 ausgegebene INTAK 7 nach dem Verstreichen einer vorbestimmten Zeit-auf "0" gesetzt wird, eine Folgeflankenerfassungsschaltung 43 eine nachfolgende Flanke des INTAK 7, und gibt in Antwort auf die nachfolgende Flanke der Ausgangspuffer das CLRIF 12, das CLRMS 13 und das CLRIP 14 auf den IBUS 11 aus. Unterdessen erfaßt auf der Seite der INTC eine Folgeflankenerfassungsschaltung 41 einen letzten Übergang des INTAK 7 und speichert eine CLRIF/CLRMS-Zwischenspeicherschaltung 42 die Daten des CLRIF 12 und des CLRMS 13 auf dem IBUS 11 zur Zeit der Erfassung zwischen.
Nachstehend wird die Verarbeitung zur Zeit der Unterbrechung in Verbindung mit Fig. 1 und 3 beschrieben. Die Verarbeitung, die ausgeführt wird, bis die INTC 2 das INTRQ 6 auf "1" setzt, ist dieselbe wie die im Stand der Technik, so daß die Erklärung hierüber weggelassen wird. Wenn die INTC 2 das INTRQ 6 auf "1" setzt uncl die CPU 3 das INTRQ 6 empfängt, setzt die CPU 3 das INTAK 7, welches ein Anforderungssignal zum Anfordern der VC 8, des MSINTB 9 und des CSEN 10 ist, auf "1". Bei Erfassen der führenden Flanke des INTAK 7 gibt die INTC 2 das VC 8, das MSINTB 9 und das OSEN 10 als Daten auf den IBUS 11 aus. Die CPU 3 führt die Unterbrechungsverarbeitung auf der Grundlage dieser Daten aus. Nach dem Verstreichen einer vorbestimmten Zeit setzt die CPU 3 das INTAK 7 auf "0" und gibt gleichzeitig das CLRIF 12 und das CLRMS 13 auf den IBUS 11 aus, und holt die INTC 2 das CLRIF 12 und das CLRMS 13 zu einem Zeitpunkt, zu dem das INTAK 7 den letzten Übergang zeigt. In Übereinstimmung mit diesen Daten löscht das INTC 2 das entsprechende Flag. Wie vorstehend erwähnt wurde, kann bei der zwischen der INTC 2 und der CPU 3 innerhalb des Mikrocomputers hergestellten Verbindung die Anzahl von Steuersignalleitungen, die zum Übertragen des MSINT 9 und des CSEN 10 zwischen der INTC 2 und der CPU 3 verwendet wurde, durch Ausgeben der VC 8 zusammen mit dem MSINT 9 und dem CSEN 10 auf einen bestehenden Datenbus und Senden eines Zeitsteuersignals getrennt von diesen Ausgangssignalen bei dem Senden und/oder Empfangen einer Vielzahl von Steuersignalen reduziert und dadurch die Anzahl von Anschlüssen verringert werden.
Nachstehend wird eine Emulationsvorrichtung beschrieben. In diesem Ausführungsbeispiel ist die Emulationsvorrichtung unter Verwendung des in dem vorangehend ausgeführten Beispiel beschriebenen Einchip-Mikrocomputers aufgebaut. Fig. 5 ist ein Diagramm, das eine zwischen einem peripheren Auswertungschip 20 und einem CPU-Auswertungschip 21, die sich auf die Unterbrechung eines zweiten Ausführungsbeispiels gemäß der Erfindung beziehen, hergestellte Verbindung zeigt.
Wie in Fig. 5, der Zeichnung der zwischen dem peripheren Auswertungschip 20 und dem CPU-Auswertungschip 21, die sich auf die Unterbrechung dieses Ausführungsbeispiels beziehen, hergestellten Verbindung, gezeigt, werden Daten der Steuersignalleitungen über den IBUS 11 gesendet und/oder empfangen; ist das herkömmliche OEVC 29 entfernt; und ist ein INTAK 7 zusätzlich bereitgestellt.
Nachstehend wird die Verarbeitung zur Zeit der Unterbrechung in Verbindung mit Fig. 4 erklärt.
Der periphere Auswertungschip 20 gibt das INTRQ 6 ähnlich wie im Stand der Technik aus, so daß die Erklärung hierüber weggelassen wird. Bei Erfassen einer führenden Flanke des in Antwort auf das INTRQ 6 erzeugte INTAK 7 gibt der periphere Auswertungschip 20 die VC 8, das MSINTB 9 und das CSEN 10 als Daten auf den IBUS 11 aus. Der CPU-Auswertungschip 21 führt die Unterbrechungsverarbeitung in Übereinstimmung mit diesen Signalen durch. Während der Unterbrechungsverarbeitung setzt der CPU-Auswertungschip 21 nach Verstreichen einer vorbestimmten Zeit das INTAK 7 auf "0" und gibt gleichzeitig das CLRIF 12 und das CLRMS 13 auf den IBUS 11 aus. Darüber hinaus holt der periphere Auswertungschip 20 die so ausgegebenen Daten zu einem Zeitpunkt, zu welchem das INTAK 7 einen letzten Übergang zeigt, und löscht die entsprechenden Flags IF und MS auf der Grundlage der Daten. Ferner gibt dann, wenn die Unterbrechungsverarbeitung abgeschlossen ist, der CPU- Auswertungschip 21 das CLRIP 14 auf den IBUS 11 aus. Der periphere Auswertungschip 20 aktualisiert den Inhalt des ISPR bei Empfang des CLRIP 14.
Es wird angemerkt, daß das Betriebszeitverhalten dasselbe wie das des in Fig. 3 dargestellten Einchip-Mikrocomputers ist.
Wie vorstehend beschrieben wurde, kann in der zwischen dem peripheren Auswertungschip 20 und dem CPU-Auswertungschip 21, die sich auf die Unterbrechung beziehen, hergestellten Verbindung dann, wenn eine Vielzahl von Steuersignalen übertragen wird, die Anzahl von Anschlüssen zum Verbinden des peripheren Auswertungschips 20 und des CPU-Auswertungschips 21 miteinander durch Übertragen des MSINT 9 und des CSEN 10 zusammen mit der VC 8 auf dem bestehenden Datenbus und Übertragen nur eines Zeitsteuersignals getrennt von diesen Daten reduziert werden. Zum Beispiel können in diesem Ausführungsbeispiel die vier Steuerleitungen, die im Stand der Technik in der bidirektionalen Richtung erforderlich waren, auf zwei reduziert werden. Infolgedessen kann die Anzahl von die Testkarte und den peripheren Auswertungschip verbindenden Anschlüssen erhöht und dadurch eine genauere Emulation ermöglicht werden. Darüber hinaus kann, da der Decodierer und der Codierer nicht länger notwendig sind, die Größe der Schaltung verringert werden. Überdies bestehen Vorteile dahingehend, daß ein Hemmnis hinsichtlich des schnellen Betriebs beseitigt und Rauschen verhindert werden. Zum Beispiel kann in diesem Ausführungsbeispiel die Verzögerungszeit entsprechend der von etwa vier Torschaltungen benötigten Zeit verkürzt werden, Ferner hat, da es nicht länger notwendig ist, den Decodierer und den Codierer in der Entwurfsphase des Einchip-Mikrocomputers zusätzlich vorzusehen, dieses Ausführungsbeispiel auch einen Vorteil dahingehend, daß ein Defekt, der verursacht wird, wenn sich die Verschaltung des Mikrocomputers von der des Emulators unterscheiden, schwerlich erzeugt wird.
Nachstehend wird ein weiteres Ausführungsbeispiel gemäß der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Fig. 6 ist ein Blockdiagramm, das einen Einchip-Mikrocomputer gemäß dem dritten Ausführungsbeispiels der Erfindung zeigt; Fig. 7 ein Diagramm, das eine zwischen einer INTC 2a und einer CPU 3a hergestellte Verbindung zeigt, die sich in einem Teil von dem ersten Ausführungsbeispiel unterscheidet; und Fig. 8 ein Zeitverlaufsdiagramm nach Fig. 6 gemäß der Erfindung in dem Fall, in dem die Unterbrechung aufgetreten ist.
Wie in Fig. 6 gezeigt, sind in dem den Einchip-Mikrocomputer dieses Ausführungsbeispiels darstellenden Blockdiagramm das INTRQ 6a und das INTAK 7 indem in Verbindung mit Fig. 1 erklärten Verbindungsdiagramm durch eine Signalleitung 22 (nachstehend als INTRQAK bezeichnet) ersetzt, welche zum bidirektionalen Senden und Empfangen durch Bereitstellen von INTRQINTAK-Erzeugungsschaltungen 23 und 24, von denen jede ein Senden-/Empfangen- Umschaltflag für die INTC 2 und die CPU 3 aufweist, in der Lage ist. Das heißt, da sowohl das INTRQ 6 als auch das INTAK 7 nicht gleichzeitig verwendet werden, sind das Senden und/oder das Empfangen mittels einer bidirektionalen Signalleitung 22 möglich.
Nachstehend wird der Betriebsablauf der INTRQINTAK-Erzeugungsschaltungen 23 und 24, mit welchen die INTC 2a und die CPU 3a jeweils versehen sind, in Verbindung mit Fig. 7 erklärt.
Die INTRQAK 22 sendet und/oder empfängt das INTRQ 6a und das INTAK 7a mittels der bidirektionalen Signalleitung. Jedes der Sende-/Empfangs-Umschaltflags 25 und 26 ist ein Flag zum Bestimmen der Richtung, in welcher das INTRQAK 22 gesendet und/oder empfangen wird. In diesem Ausführungsbeispiel wird dann, wenn jedes der Sende-/Empfangs-Umschaltflags 25 und 26 "0" ist, das INTRQAK 22 als INTRQ 6a und 27 von der INTC 2a zu der CPU 3a gesendet, und wird andererseits dann, wenn jedes der Sende-/Empfangs-Umschaltflags 25 und 26 "1" ist, das INTRQAK 22 als INTAK 7a und 28 von der CPU 3a zu der INTC 2a gesendet. Darüber hinaus werden, da die Sende-/Empfangs-Umschaltflags 25 und 26 üblicherweise auf die INTRQ 6a und 27 warten, diese auf "0" gesetzt. In Übereinstimmung mit dem ersten Übergang des INTRQ 6a setzt die INTRQINTAK-Erzeugungsschaltung 23 innerhalb der INTC 2a das INTRQAK 22 auf "1". Danach setzt nach einem Takt die INTRQINTAK- Erzeugungsschaltung 23 das Sende-/Empfangs-Umschaltflag 25 auf "1" und tritt in den Zustand ein, in dem auf die Zufuhr des INTRQAK 22 zu derselben gewartet wird. Ferner setzt auf der Grundlage des ersten Übergangs des INTRQAK 22 die INTRQINTAK- Erzeugungsschaltung 24 innerhalb der CPU 3a das Sende-/Empfangs- Umschaltflag 26 nach einem Takt auf "1" und tritt in den Zustand zum Senden des INTRQAK 22 ein. In diesem Zustand setzt die INTRQINTAK-Erzeugungsschaltung 24 in Übereinstimmung mit dem ersten Übergang des INTAK 7a das INTRQAK 22 auf "1". Außerdem setzt die INTRQINTAK-Erzeugungsschaltung 24 das Sende-/Empfangs- Umschaltflag 26 in Übereinstimmung mit einem letzten Übergang des INTAK 7a auf "0" und tritt in den Zustand ein, in dem auf die Zufuhr des INTRQAK 22 zu derselben gewartet wird. Darüber hinaus setzt die INTRQINTAK-Erzeugungsschaltung 23 das Sende- /Empfangs-Umschaltflag in Antwort auf den letzten Übergang des INTRQAK 22 auf "0" und wird in den Zustand zum Senden des INTRQAK 22 gebracht.
Nachstehend wird die Verarbeitung zur Zeit der Unterbrechung unter Bezugnahme auf Fig. 6 beschrieben.
Wenn das INTXX 4a der INTC 2a zugeführt wird, entscheidet die INTC 2a, ob die Annahme der Unterbrechung möglich ist. Falls die Annahme der Unterbrechung möglich ist, setzt die INTRQINTAK- Erzeugungsschaltung 23 das INTRQAK 22 auf "1" und tritt, nach einem Takt, die Schaltung 23 in den Zustand ein, in dem auf die Zufuhr des INTRQAK 22 zu derselben gewartet wird. Darüber hinaus setzt die INTRQINTAK-Erzeugungsschaltung 24 nach einem Takt in Übereinstimmung mit dem ersten Übergang des INTRQAK 22 das INTR- QAK 22 auf "1". Bei Erfassen des ersten Übergangs des INTRQAK 22 gibt die INTC 2a die VC 8a, das MSINTB 9a und das CSEN 10a als Daten auf den IBUS 11a aus. Die CPU 3a führt die Unterbrechungsverarbeitung auf der Grundlage dieser Daten durch. Ferner gibt die CPU 3a das CLRIF 12a und das CLRMS 13a auf den IBUS 11a aus und setzt das INTRQAK 22 auf "0". In Antwort auf den letzten Übergang des INTRQAK 22 holt die INTRQINTAK-Erzeugungsschaltung 23 die Daten auf dem IBUS 11a. Auf der Grundlage der Daten löscht die INTC 2a das entsprechende Flag.
Wie vorstehend erwähnt wurde, kann das Verfahren zum Verbinden der INTC 2a und der CPU 3a miteinander gemäß Fig. 6 nicht nur die Anzahl von Verbindungsanschlüssen durch Verwenden der in Verbindung mit dem ersten Ausführungsbeispiel beschriebenen Zeitsteuersignale und Senden der Daten der Steuetsignale auf dem bestehenden Bus, sondern auch ein Zeitsteuersignal durch Verwenden von Flags reduzieren und dadurch die Anzahl von Verdrahtungen innerhalb der Schaltung verringern.
Eine Emulationsvorrichtung ist unter Verwendung des in Verbindung mit dem dritten Ausführungsbeispiel gemäß Fig. 6 erklärten Einchip-Mikrocomputers aufgebaut.
Fig. 9 ist ein Diagramm, das die zwischen dem peripheren Auswertungschip 20a und dem CPU-Auswertungschip 21 hergestellte Verbindung zeigt, welche sich auf die Unterbrechung des Ausführungsheispiels gemäß Fig. 6 der Erfindung bezieht.
Wie in Fig. 9 dargestellt, sind in dem Diagramm, das die zwischen dem peripheren Auswertungschip 20a und dem CPU-Auswertungschip 21 hergestellte Verbindung zeigt, welche sich auf die Unterbrechung dieses Ausführungsbeispiels bezieht, das INTRQ 6a und das INTAK 7a in dem unter Bezugnahme auf Fig. 5 erklärten Verbindungsdiagramm durch Bereitstellen von INTRQINTAK-Erzeugungsschaltungen 23 und 24, von denen jede ein Sende-/Empfangs- Umschaltflag für die einzelnen Auswertungschips aufweist, durch ein INTRQ. AK 22 ersetzt.
Nachstehend wird die Verarbeitung zur Zeit der Unterbrechung in Verbindung mit Fig. 9 beschrieben.
Wenn ein INTXX 4a der INTC 2a innerhalb des peripheren Auswertungschips 20a zugeführt wird, entscheidet der periphere Auswertungschip 20a, ob die Annahme der Unterbrechung möglich ist. Falls die Annahme der Unterbrechung möglich ist, setzt der periphere Auswertungschip 20a das INTRQAK 22, welches ein Ausgangssignal der INTRQINTAK-Erzeugungsschaltung 23 ist, auf "1" und tritt, nach einem Takt, in den Zustand ein, in dem auf die Zufuhr des INTRQAK 22 zu demselben gewartet wird. Darüber hinaus wird in Übereinstimmung mit dem ersten Übergang des INTRQAK 22 der CPU-Auswertungschip 21a, nach einem Takt, in den Zustand zum Senden des INTRQAK versetzt. Zu dieser Zeit setzt bei Empfangen der Unterbrechung der CPU-Auswertungschip 21a das INTRQAK 22 auf "1". Wenn der erste Übergang des INTRQAK 22 erfaßt wird, gibt der periphere Auswertungschip 20a die VC 8, das MSINTB 9a und das CSEN 10a als Daten auf den IBUS 11a aus. Der CPU-Auswertungschip 21a führt die Unterbrechungsverarbeitung auf der Grundlage dieser Daten durch. Ferner gibt der CPU-Auswertungschip 21a Daten des CLRIF 12a, des CLRMS 13a und des CLRIP 14a auf den CBUS 11a aus und setzt das INTRQAK 22 auf "0". In Antwort auf den letzten Übergang des INTRQAK 22 holt der periphere Auswertungschip 20a die Daten des IBUS 11a und löscht das entsprechende Flag in Übereinstimmung mit den so geholten Daten.
Es wird angemerkt, daß das Betriebszeitverhalten dasselbe ist wie das des in Fig. 8 dargestellten Einchip-Mikrocomputers.
Wie vorstehend erwähnt, kann das Verfahren zum Verbinden des peripheren Auswertungschips 20a und des CPU-Auswertungschips 21a, welches sich auf die Unterbrechung gemäß Fig. 9 bezieht, nicht nur die Anzahl von Verbindungsanschlüssen durch Verwenden des in Fig. 6 beschriebenen Zeitsteuersignals zum Senden der Daten der Steuersignale auf den bestehenden Bus weiter reduzieren, sondern auch ein Zeitsteuersignal durch Verwenden der bidirektionalen Signalleitungen reduzieren.
Wie so weit beschrieben wurde, kann in der zwischen der INTC und der CPU hergestellten Verbindung die Anzahl von Signalleitungen zum Senden/Empfangen durch Übertragen der Daten auf die nicht genutzten Bits des bestehenden Busses und Senden des Zeitsteuersignals getrennt von diesen Daten reduziert werden, wenn eine Vielzahl von Steuersignalen gesendet wird. Die Erfindung ist daher dahingehend vorteilhaft, daß der Codierer und der Decodierer nicht länger notwendig sind, wodurch die Größe der Schaltung verringert wird.
Darüber hinaus kann in der zwischen dem peripheren Auswertungschip und dem CPU-Auswertungschip hergestellten Verbindung, welche sich auf die Unterbrechung bezieht, da die Daten auf den bestehenden Bus gesendet werden, um nur das Zeitsteuersignal in dem Fall zu senden, in dem eine Vielzahl von Steuersignalen übertragen werden, die Anzahl von den peripheren Auswertungschip und den CPU-Auswertungschip miteinander verbindenden Anschlüssen reduziert werden. Zum Beispiel können in den Ausführungsbeispielen gemäß der Erfindung die vier Steuerleitungen, welche im Stand der Technik erforderlich waren, auf zwei reduziert werden. Infolgedessen kann die Anzahl der den peripheren Auswertungschip und die Testkarte verbindenden Anschlüsse erhöht und eine genaue Emulation ausgeführt werden. Ferner kann, da der Decodierer und der Codierer nicht länger notwendig sind, die Größe der Schaltung klein gemacht werden, und wird der Schaltungsabschnitt, welcher den schnellen Betrieb behindert, entfernt, wodurch die Betriebsgeschwindigkeit des gesamten Systems erhöht wird. In den vorstehenden einzelnen Ausführungsbeispielen kann die Verzögerungszeit entsprechend der von etwa vier Torschaltungen benötigten Zeit verringert werden. Darüber hinaus können das während der Codierung oder Decodierung verursachte Rauschen sowie Fehlfunktionen aufgrund der sogenannten Fahne verhindert werden, wodurch die Zuverlässigkeit verbessert wird.
Außerdem tritt, da es nicht länger notwendig ist, den Decodierer und den Codierer in der Phase des Entwurfs des Einchip-Mikrocomputers zusätzlich vorzusehen, kein Problem dahingehend auf, daß ein Wachteil in dem Fall, in dem sich der Schaltungsaufbau und die Verschaltung des Mikrocomputers von denen des Emulators unterscheiden, erzeugt wird. Darüber hinaus können, wie in Verbindung mit dem Ausführungsbeispiel gemäß Fig. 6 erklärt, die Verdrahtungen innerhalb des Mikrocomputers durch Beschränken der Anzahl von Zeitsteuersignalen auf eins weiter um eins reduziert werden.
Ferner kann in dem Ausführungsbeispiel gemäß Fig. 9 die Anzahl von Verbindungsanschlüssen durch Verwenden nur eines Zeitsteuersignals um eins reduziert werden, wodurch die Anzahl von Anschlüssen, die die Verbindung zu der Testkarte herstellen, erhöht werden kann.
Während die Erfindung unter Bezugnahme auf erläuternde Ausführungsbeispiele beschrieben wurde, soll diese Beschreibung nicht im beschränkenden Sinne verstanden werden. Verschiedene Modifikationen der erläuternden Ausführungsbeispiele sowie andere Ausführungsbeispiele der Erfindung sind für den Fachmann bei Bezugnahme auf diese Beschreibung erkennbar. Es ist daher beabsichtigt, daß die beigefügten Patentansprüche jegliche solcher Modifikationen oder Ausführungsbeispiele als in den wahren Schutzbereich der Erfindung fallend umfassen.

Claims

1. Unterbrechungsverarbeitungsvorrichtung, umfassend:

eine Unterbrechungssteuereinheit (INTC 2);

eine zentrale Verarbeitungseinheit (CPU 3);

einen Bus (IBUS 11) zum Übertragen von Daten zwischen der Unterbrechungssteuereinheit (INTC 2) und der zentralen Verarbeitungseinheit (CPU 3);

eine Unterbrechungsanforderungsleitung (INTRQ 6), welche ein Unterbrechungsanforderungssignal (INTRQ) an die zentrale Verarbeitungseinheit (CPU 3) sendet, wenn ein Unterbrechungssignal (INTXX) der Unterbrechungssteuereinheit (INTC 2) zugeführt wird;

eine Unterbrechungsbestätigungssignalleitung (INTAK 7), welche an die Unterbrechungssteuereinheit (INTC 2) ein Unterbrechungsbestätigungssignal (INTAK 7) sendet, eine Vektoradresse (VC) anfordernd, welche auf das Unterbrechungssignal (INTXX) antwortet, wenn das Unterbrechungssignal (INTXX) der zentralen Verarbeitungseinheit (CPU 3) zugeführt wird; gekennzeichnet durch:

einen ersten Ausgangspuffer, welcher innerhalb der Unterbrechungssteuereinheit (INTC 2) bereitgestellt ist und auf den Bus (IBUS 11) die Vektoradresse (VC) und ein zum Ausführen einer Unterbrechungsverarbeitung erforderliches Steuersignal in Antwort auf eine erste Flanke des Unterbrechungsbestätigungssignals (INTAK 7) ausgibt;

eine erste Zwischenspeicherschaltung (45), welche innerhalb der zentralen Verarbeitungseinheit (CPU 3) vorgesehen ist und die Vektoradresse (VC) und das Steuersignal auf dem Bus (IBUS 11) in Antwort auf die erste Flanke des Unterbrechungsbestätigungssignals (INTAK 7) zwischenspeichert;

einen zweiten Ausgangspuffer, welcher innerhalb der zentralen Verarbeitungseinheit (CPU 3) bereitgestellt ist und auf den Bus (IBUS 11) ein einen Zustand der Unterbrechungsverarbeitung anzeigendes Unterbrechungszustandssignal in Antwort auf eine zweite Flanke des Unterbrechungsbestätigungssignals (INTAK 7), die sich von der ersten Flanke des Unterbrechungsbestätigungssignals (INTAK 7) unterscheidet, ausgibt;

eine zweite Zwischenspeicherschaltung (42), welche innerhalb der Unterbrechungssteuereinheit (INTC 2) vorgesehen ist und das Unterbrechungszustandssignal auf dem Bus (IBUS 11) in Antwort auf die zweite Flanke des Unterbrechungsbestätigungssignals (INTAK 7) zwischenspeichert;

eine erste Flankenerfassungsschaltung (40), welche innerhalb der Unterbrechungssteuereinheit (INTC 2) vorgesehen ist und die erste Flanke des Unterbrechungsbestätigungssignals (INTAK 7) erfaßt;

eine zweite Flankenerfassungsschaltung (41), welche innerhalb der Unterbrechungssteuereinheit (INTC 2) vorgesehen ist und die zweite Flanke des Unterbrechungsbestätigungssignals (INTAK 7) erfaßt: und eine dritte Flankenerfassungsschaltung (43), welche innerhalb der zentralen Verarbeitungseinheit (CPU 3) vorgesehen ist und die zweite Flanke des Unterbrechungsbestätigungssignals (TNTAK 7) erfaßt, wobei der erste Ausgangspuffer auf den Bus (IBUS 11) die Vektoradresse (VC) und das Steuersignal ausgibt, wenn die erste Flankenerfassungsschaltung (40) die erste Flanke erfaßt, der zweite Ausgangspuffer auf den Bus (IBUS 11) das Unterbrechungszustandssignal ausgibt, wenn die dritte Flankenerfassungsschaltung (43) die zweite Flanke erfaßt, die erste Zwischenspeicherschaltung (45) die Vektoradresse (VC) und das Steuersignal auf dem Bus (IBUS 11) in Antwort auf die erste Flanke zwischenspeichert, und die zweite Zwischenspeicherschaltung (42) das Unterbrechungszustandssignal auf dem Bus (IBUS 11) zwischenspeichert, wenn die zweite Flankenerfassungsschaltung (41) die zweite Flanke erfaßt.

2. Informationsverarbeitungsvorrichtung nach Anspruch 1, bei der die Unterbrechungssteuereinheit (INTC 2) und die zentrale Verarbeitungseinheit (CPU 3) getrennt voneinander auf einem ersten und einem zweiten Halbleiterchip hergestellt sind.