JPH03125252A - データ処理システム - Google Patents
データ処理システムInfo
- Publication number
- JPH03125252A JPH03125252A JP26286389A JP26286389A JPH03125252A JP H03125252 A JPH03125252 A JP H03125252A JP 26286389 A JP26286389 A JP 26286389A JP 26286389 A JP26286389 A JP 26286389A JP H03125252 A JPH03125252 A JP H03125252A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- shared memory
- address
- decoder
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 230000006870 function Effects 0.000 claims description 4
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、特に密結合型マルチプロセッサ方式のデータ
処理システムに関する。
処理システムに関する。
（従来の技術）
従来、密結合型マルチプロセッサ方式のデータ処理シス
テムでは、複数のプロセッサ・間は、共有メモリ（メイ
ンメモリ）を使用してデータの交換を行なう。また、各
プロセッサは単一のＯ８（オペレーティングシステム）
により制御される。
テムでは、複数のプロセッサ・間は、共有メモリ（メイ
ンメモリ）を使用してデータの交換を行なう。また、各
プロセッサは単一のＯ８（オペレーティングシステム）
により制御される。
このようなシステムでは、プロセッサ及び共有メモリ等
は１本のシステムバスにより接続されている。システム
バスは通常ではアービトレーション機能（調停機能）に
より、各プロセッサに使用権が割り当てられる。しかし
ながら、多数のプロセッサがシステムバスに接続される
と、バスのトラフィック量に制限されて、データ処理の
効率が著しく低下することになる。
は１本のシステムバスにより接続されている。システム
バスは通常ではアービトレーション機能（調停機能）に
より、各プロセッサに使用権が割り当てられる。しかし
ながら、多数のプロセッサがシステムバスに接続される
と、バスのトラフィック量に制限されて、データ処理の
効率が著しく低下することになる。
（発明が解決しようとする課題）
密結合型マルチプロセッサ方式のシステムでは、アービ
トレーション機能を有する１本のシステムバスにより、
各プロセッサ及び共有メモリ等が接続されている。この
ようなシステムでは、接続されるプロセッサが多数にな
ると、データ処理の効率が著しく低下する。したがって
、接続可能なプロセッサの数は制限されることになり、
プロセッサ数を増加してシステム全体の性能を高めるこ
とは困難である。
トレーション機能を有する１本のシステムバスにより、
各プロセッサ及び共有メモリ等が接続されている。この
ようなシステムでは、接続されるプロセッサが多数にな
ると、データ処理の効率が著しく低下する。したがって
、接続可能なプロセッサの数は制限されることになり、
プロセッサ数を増加してシステム全体の性能を高めるこ
とは困難である。
本発明の目的は、密結合型マルチプロセッサ方式におい
て、接続可能なプロセッサ数の増大化を図ることを可能
にして、システム全体の性能を高めることができるデー
タ処理システムを提供することにある。
て、接続可能なプロセッサ数の増大化を図ることを可能
にして、システム全体の性能を高めることができるデー
タ処理システムを提供することにある。
［発明の構成］
（課題を解決するための手段と作用）
本発明は、密結合型マルチプロセッサ方式のデータ処理
システムにおいて、複数のシステムバスを有し、各シス
テムバスのいずれかに接続し、システムバスに送出され
たアドレスをデコードするデコード手段を有し、このデ
コード手段により得られる該当アドレスに対応する共有
メモリを有するメモリユニットを備えている。さらに、
各システムバスのそれぞれに対応する各バスインターフ
ェースを介して接続し、メモリユニットの共有メモリを
アクセスするためのアドレスをするデコードするデコー
ド手段を有し、このデコード手段により得られる該当ア
ドレスにより各バスインターフェースカラ該当スるバス
インターフェースを選択する機能を有する複数のプロセ
ッサユニットを備えている。
システムにおいて、複数のシステムバスを有し、各シス
テムバスのいずれかに接続し、システムバスに送出され
たアドレスをデコードするデコード手段を有し、このデ
コード手段により得られる該当アドレスに対応する共有
メモリを有するメモリユニットを備えている。さらに、
各システムバスのそれぞれに対応する各バスインターフ
ェースを介して接続し、メモリユニットの共有メモリを
アクセスするためのアドレスをするデコードするデコー
ド手段を有し、このデコード手段により得られる該当ア
ドレスにより各バスインターフェースカラ該当スるバス
インターフェースを選択する機能を有する複数のプロセ
ッサユニットを備えている。
このような構成により、システムバスの使用制限を緩和
し、接続可能なプロセッサ数の増大化を図ることが可能
となる。これにより、システム全体の性能を高めること
ができる。
し、接続可能なプロセッサ数の増大化を図ることが可能
となる。これにより、システム全体の性能を高めること
ができる。
（実施例）
以下図面を参照して本発明の詳細な説明する。
第１図は同実施例に係わる密結合型マルチプロセッサ方
式のデータ処理システムの構成を示すブロック図である
。本システムでは、複数のシステムバス１０ａ 、 Ｊ
ｏｂが設けられている。複数のプロセッサユニット１２
はそれぞれ全てのシステムバス１０ａ 、 ＬＯｂに接
続されている。また、複数のメモリユニット１３は、複
数のシステムバス１０ａ 、 １０ｂのいずれかに接続
されている。
式のデータ処理システムの構成を示すブロック図である
。本システムでは、複数のシステムバス１０ａ 、 Ｊ
ｏｂが設けられている。複数のプロセッサユニット１２
はそれぞれ全てのシステムバス１０ａ 、 ＬＯｂに接
続されている。また、複数のメモリユニット１３は、複
数のシステムバス１０ａ 、 １０ｂのいずれかに接続
されている。
各プロセッサユニット１２では、プロセッサ（ＣＰ Ｕ
） １２ａ 、デコーダ１２ｂ及びバスインターフェー
ス（Ｂ Ｉ） １２ｃ 、 １２ｄが設けられており、
それぞれローカルバス１２ｅにより接続されている。
） １２ａ 、デコーダ１２ｂ及びバスインターフェー
ス（Ｂ Ｉ） １２ｃ 、 １２ｄが設けられており、
それぞれローカルバス１２ｅにより接続されている。
バスインターフェース１２ｃ 、 １２ｄは、それぞれ
対応するシステムバスｌＯａ 、 １０ｂに接続されて
いる。
対応するシステムバスｌＯａ 、 １０ｂに接続されて
いる。
一方、各メモリユニット１３は、共有メモリ１３ａ（１
４ａ）、デコーダ＋３ｂ及びバスインターフェース１３
ｃを有する。共有メモリ１３ａ （１４ａ ）は、各
プロセッサユニット１２のＣＰＵ１２ａによりアクセス
されて、例えばデータ交換の際のデータを格納する。デ
コーダ１３ｂは、ＣＰＵ１２ａによりアクセスされるア
ドレスをデコードするための回路である。バスインター
フェース＋３ｃは、特定のシステムバス１０ａ又はｌＯ
ｂに接続されている。
４ａ）、デコーダ＋３ｂ及びバスインターフェース１３
ｃを有する。共有メモリ１３ａ （１４ａ ）は、各
プロセッサユニット１２のＣＰＵ１２ａによりアクセス
されて、例えばデータ交換の際のデータを格納する。デ
コーダ１３ｂは、ＣＰＵ１２ａによりアクセスされるア
ドレスをデコードするための回路である。バスインター
フェース＋３ｃは、特定のシステムバス１０ａ又はｌＯ
ｂに接続されている。
次に、同実施例の動作を説明する。
先ず、各メモリユニット１３は、例えば各共有メモリ１
３ａ 、 １４ａのアドレスが均等に分配されるように
、各システムバス１０ａ 、 ｌＯｂに接続されている
。
３ａ 、 １４ａのアドレスが均等に分配されるように
、各システムバス１０ａ 、 ｌＯｂに接続されている
。
ここで、プロセッサユニット１２のＣＰＵ１２ａが、例
えば共有メモリ１３ａのアドレス（Ａ Ｂ ＣＤ）に格
納されたデータを、他のプロセッサユニット１２へ転送
する場合を想定する。ＣＰ Ｕ １２ａは、アクセス対
象の共有メモリ１３ａのアドレス（Ａ Ｂ ＣＤ）をロ
ーカルバス１２ｅに送出する。デコーダ１２ｂは、アド
レス（Ａ Ｂ ＣＤ）をデコードすることにより、共有
メモリ１３ａと対応しているシステムバスＩＯａに接続
したバスインターフェース１２ｃを選択する。
えば共有メモリ１３ａのアドレス（Ａ Ｂ ＣＤ）に格
納されたデータを、他のプロセッサユニット１２へ転送
する場合を想定する。ＣＰ Ｕ １２ａは、アクセス対
象の共有メモリ１３ａのアドレス（Ａ Ｂ ＣＤ）をロ
ーカルバス１２ｅに送出する。デコーダ１２ｂは、アド
レス（Ａ Ｂ ＣＤ）をデコードすることにより、共有
メモリ１３ａと対応しているシステムバスＩＯａに接続
したバスインターフェース１２ｃを選択する。
これにより、アドレス（Ａ Ｂ ＣＤ）は、バスインタ
ーフェース＋２ｃを通じてシステムバスｌＯａに送出さ
れる。この場合、例えばアドレス（ＡＢＣＤ）の上位３
ビツトがシステムバスを指定するための情報として使用
される（第２図を参照）。
ーフェース＋２ｃを通じてシステムバスｌＯａに送出さ
れる。この場合、例えばアドレス（ＡＢＣＤ）の上位３
ビツトがシステムバスを指定するための情報として使用
される（第２図を参照）。
メモリユニット１３では、デコーダ１３ｂがシステムバ
ス１０ａを通じて転送されるアドレス（Ａ Ｂ ＣＤ）
をデコードし、当該共有メモリ１３ａに対応するアドレ
スであることを識別することになる。デコーダ１３ｂか
らのアドレス（Ａ Ｂ ＣＤ）は、バスインターフェー
ス１３ｃを介して共有メモリ１３ａに送られる。これに
より、共有メモリ１３ａのアドレス（Ａ Ｂ ＣＤ）が
アクセスされて、アドレス（Ａ Ｂ ＣＤ）に格納され
たデータが読出される。この読出されたデータは、バス
インターフェース１３ｃを介してシステムバスＬＯａに
送出される。
ス１０ａを通じて転送されるアドレス（Ａ Ｂ ＣＤ）
をデコードし、当該共有メモリ１３ａに対応するアドレ
スであることを識別することになる。デコーダ１３ｂか
らのアドレス（Ａ Ｂ ＣＤ）は、バスインターフェー
ス１３ｃを介して共有メモリ１３ａに送られる。これに
より、共有メモリ１３ａのアドレス（Ａ Ｂ ＣＤ）が
アクセスされて、アドレス（Ａ Ｂ ＣＤ）に格納され
たデータが読出される。この読出されたデータは、バス
インターフェース１３ｃを介してシステムバスＬＯａに
送出される。
システムバスｌｏａに送出されたデータは、プロセッサ
ユニット１２のＣＰ Ｕ １２ａ又はバスインターフェ
ース１２ｃに格納される。他のプロセッサユニット１２
は、システムバス１０ａ又はｌＯｂを通じて転送される
データをバスインターフェース１２ｃを通じて受信する
ことになる。
ユニット１２のＣＰ Ｕ １２ａ又はバスインターフェ
ース１２ｃに格納される。他のプロセッサユニット１２
は、システムバス１０ａ又はｌＯｂを通じて転送される
データをバスインターフェース１２ｃを通じて受信する
ことになる。
次に、共有メモリ１３ａのアドレス（ＡＢＣＤ）に格納
されたデータを、他の共有メモリ１４ａの対応するアド
レス（Ｃ９Ｂ４）に転送する場合を想定する。この場合
には、ＣＰＵ１２ａは、転送先の共有メモリ１４ａのア
ドレス（Ｃ９Ｂ４）をローカルバス１２ｅに送出する。
されたデータを、他の共有メモリ１４ａの対応するアド
レス（Ｃ９Ｂ４）に転送する場合を想定する。この場合
には、ＣＰＵ１２ａは、転送先の共有メモリ１４ａのア
ドレス（Ｃ９Ｂ４）をローカルバス１２ｅに送出する。
デコーダ１２ｂは、アドレス（Ｃ９Ｂ４）をデコードす
ることにより、共有メモリ１４ａと対応しているシステ
ムバスｌＯｂに接続したバスインターフェース１２ｄを
選択する。これにより、アドレス（Ｃ９Ｂ４）は、バス
インターフェース１２ｄを通じてシステムバス１０ｂに
送出される。
ることにより、共有メモリ１４ａと対応しているシステ
ムバスｌＯｂに接続したバスインターフェース１２ｄを
選択する。これにより、アドレス（Ｃ９Ｂ４）は、バス
インターフェース１２ｄを通じてシステムバス１０ｂに
送出される。
アドレス（Ｃ９Ｂ４）がシステムバスｌＯｂに送出され
ると、他のメモリユニット１３では、デコーダ１３ｂが
システムバス１０ｂを通じて転送されるアドレス（Ｃ９
Ｂ４）をデコードし、当該共有メモリ１４ａに対応する
アドレスであることを識別することになる。デコーダ１
３ｂからのアドレス（Ｃ９Ｂ４）は、バスインターフェ
ース１３ｃを介して共有メモリ１４ａに送られる。これ
により、共有メモリ１４ａのアドレス（Ｃ９Ｂ４）はア
クセス可能な状態となる。
ると、他のメモリユニット１３では、デコーダ１３ｂが
システムバス１０ｂを通じて転送されるアドレス（Ｃ９
Ｂ４）をデコードし、当該共有メモリ１４ａに対応する
アドレスであることを識別することになる。デコーダ１
３ｂからのアドレス（Ｃ９Ｂ４）は、バスインターフェ
ース１３ｃを介して共有メモリ１４ａに送られる。これ
により、共有メモリ１４ａのアドレス（Ｃ９Ｂ４）はア
クセス可能な状態となる。
次＋：、ＣＰ Ｕ１２ａは、共有メモリ１３ａのアドレ
ス（ＡＢＣＤ）から読出したデータ（ＣＰ ｔＪ １２
ａ又はバスインターフェース１２ｃに格納されているデ
ータ）を、バスインターフェース１２ｄからシステムバ
スＩＯｂへ送出する。他のメモリユニット１３では、シ
ステムバスｌＯｂに送出されたデータはバスインターフ
ェース＋３ｃを介して、共有メモリ１４ａノアトレスＣ
Ｃ９Ｂ４）に書込まれることになる。
ス（ＡＢＣＤ）から読出したデータ（ＣＰ ｔＪ １２
ａ又はバスインターフェース１２ｃに格納されているデ
ータ）を、バスインターフェース１２ｄからシステムバ
スＩＯｂへ送出する。他のメモリユニット１３では、シ
ステムバスｌＯｂに送出されたデータはバスインターフ
ェース＋３ｃを介して、共有メモリ１４ａノアトレスＣ
Ｃ９Ｂ４）に書込まれることになる。
なお、各システムバス１０ａ 、 ｌＯｂは、バスの端
部に接続されたバスアービタまたは各バスインタフェー
ス１２ｃ 、 １２ｄに設けられたバスアービタの機能
により、アービトレーション機能を有している。
部に接続されたバスアービタまたは各バスインタフェー
ス１２ｃ 、 １２ｄに設けられたバスアービタの機能
により、アービトレーション機能を有している。
このようにして、複数のシステムバス１０ａ。
ｌＯｂを使用して、複数のプロセッサユニット１２及び
メモリユニット１３が接続して、システムが構成されて
いる。各プロセッサユニット１２はシステムバスｌＯａ
、 ｌｏｂの全てに接続されており、必要に応じて選
択的にアクセスすることになる。これにより、各プロセ
ッサユニット１２のシステムバスの占イイ率は、ｒｌ／
ＮＪ （Ｎはシステムバスの本数）となる。したがっ
て、システムバスのトラフィック量もｒ １ ／ＮＪと
なり、その制限が従来より大幅に緩和されることになる
。
メモリユニット１３が接続して、システムが構成されて
いる。各プロセッサユニット１２はシステムバスｌＯａ
、 ｌｏｂの全てに接続されており、必要に応じて選
択的にアクセスすることになる。これにより、各プロセ
ッサユニット１２のシステムバスの占イイ率は、ｒｌ／
ＮＪ （Ｎはシステムバスの本数）となる。したがっ
て、システムバスのトラフィック量もｒ １ ／ＮＪと
なり、その制限が従来より大幅に緩和されることになる
。
また、メモリユニット１３は、システムバス１０ａ。
ｆｏｂのいずれかに対応するバスインターフェース１３
ｃを介して接続されている。このため、メモリユニット
１３では、バスインターフェース１３ｃが増加すること
はない。
ｃを介して接続されている。このため、メモリユニット
１３では、バスインターフェース１３ｃが増加すること
はない。
［発明の効果］
以上詳述したように本発明によれば、密結合型マルチプ
ロセッサ方式のデータ処理システムにおいて、システム
バスの使用制限を緩和することができる。したがって、
システムバスに接続可能なプロセッサ数の増大化を図る
ことができる。これにより、結果的にシステム全体の性
能を高めることができるものである。
ロセッサ方式のデータ処理システムにおいて、システム
バスの使用制限を緩和することができる。したがって、
システムバスに接続可能なプロセッサ数の増大化を図る
ことができる。これにより、結果的にシステム全体の性
能を高めることができるものである。
第１図は本発明の実施例に係わるデータ処理システムの
構成を示すブロック図、第２図は同実施例の動作を説明
するための概念図である。 １０ａ 、 ｌＯｂ・・・システムバス、１２・・・プ
ロセッサユニット、１３・・・メモリユニット。
構成を示すブロック図、第２図は同実施例の動作を説明
するための概念図である。 １０ａ 、 ｌＯｂ・・・システムバス、１２・・・プ
ロセッサユニット、１３・・・メモリユニット。
Claims (1)
- 【特許請求の範囲】 複数のシステムバスと、 この各システムバスのいずれかに接続し、前記システム
バスに送出されたアドレスをデコードするデコード手段
を有し、このデコード手段により得られる該当アドレス
に対応する共有メモリを有するメモリユニットと、 前記各システムバスのそれぞれに対応する各バスインタ
ーフェースを介して接続し、前記メモリユニットの前記
共有メモリをアクセスするためのアドレスをするデコー
ドするデコード手段を有し、このデコード手段により得
られる該当アドレスにより前記各バスインターフェース
から該当するバスインターフェースを選択する機能を有
する複数のプロセッサユニットとを具備したことを特徴
とするデータ処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26286389A JPH03125252A (ja) | 1989-10-11 | 1989-10-11 | データ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26286389A JPH03125252A (ja) | 1989-10-11 | 1989-10-11 | データ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03125252A true JPH03125252A (ja) | 1991-05-28 |
Family
ID=17381678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26286389A Pending JPH03125252A (ja) | 1989-10-11 | 1989-10-11 | データ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03125252A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995009399A1 (fr) * | 1993-09-27 | 1995-04-06 | Ntt Mobile Communications Network Inc. | Multiprocesseur |
-
1989
- 1989-10-11 JP JP26286389A patent/JPH03125252A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1995009399A1 (fr) * | 1993-09-27 | 1995-04-06 | Ntt Mobile Communications Network Inc. | Multiprocesseur |
| US5815680A (en) * | 1993-09-27 | 1998-09-29 | Ntt Mobile Communications Network, Inc. | SIMD multiprocessor with an interconnection network to allow a datapath element to access local memories |
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