JPS58195254A - 仮想コンピユ−タシステムの入出力制御方式 - Google Patents
仮想コンピユ−タシステムの入出力制御方式Info
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- JPS58195254A JPS58195254A JP7669282A JP7669282A JPS58195254A JP S58195254 A JPS58195254 A JP S58195254A JP 7669282 A JP7669282 A JP 7669282A JP 7669282 A JP7669282 A JP 7669282A JP S58195254 A JPS58195254 A JP S58195254A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/54—Interprogram communication
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、仮想計算機システムにおける入出力制御方式
に関し、特に仮想システムから出された入出力命令の実
行の終了通知の制一方式に関する。
に関し、特に仮想システムから出された入出力命令の実
行の終了通知の制一方式に関する。
仮想コンピュータシステムの入出力機器の状態は、実際
にｔｊ爽フシステム入出力機器の状態に依存し、仮想シ
ステムのアドレスは、実際Ｋｔｌ夷システムのアドレス
に依存している。そして、従来。
にｔｊ爽フシステム入出力機器の状態に依存し、仮想シ
ステムのアドレスは、実際Ｋｔｌ夷システムのアドレス
に依存している。そして、従来。
仮想計算機システム上で出された入出力命令は。
仮想システムの制御プログラムではなく、実システムの
制−プログラムの制−下で入出力命令の７エミレーシヲ
ン（仮想入出力機器を実入出力機器に割りつける処理−
チャネルプログラムの割付処理等）が織された後、実シ
哀テムから入出力命令が出され、かつ、その終了通知は
、−たん実システムの制御プログラムが受ｆｆ、その後
仮想システ、、′。
制−プログラムの制−下で入出力命令の７エミレーシヲ
ン（仮想入出力機器を実入出力機器に割りつける処理−
チャネルプログラムの割付処理等）が織された後、実シ
哀テムから入出力命令が出され、かつ、その終了通知は
、−たん実システムの制御プログラムが受ｆｆ、その後
仮想システ、、′。
ムの制御グログラムに通知１：塘れる。従って、オーバ
ーヘラ）”が大！＜、仮想（：Ｉンビエータ）システム
の実行時間は、実システムの実行時間に比して数倍の処
理時間を要するという欠点がある。
ーヘラ）”が大！＜、仮想（：Ｉンビエータ）システム
の実行時間は、実システムの実行時間に比して数倍の処
理時間を要するという欠点がある。
仮想システムから出された入出力動作の終了通知を、直
接仮想システムの制御プログラムに通知町１１ヒヒ（７
，；反罵りシステムの実行時間を短縮した仮想コンピュ
ータシステムの入出力制御方式を提供することＶＣある
。
接仮想システムの制御プログラムに通知町１１ヒヒ（７
，；反罵りシステムの実行時間を短縮した仮想コンピュ
ータシステムの入出力制御方式を提供することＶＣある
。
本発明の制一方式は、主記憶装置と、中央処理装置と、
データ制御装置と、入出力機器とを備えて複数の仮想コ
ンピュータシステムを実行ロー能な’ＩＬＷＷコンピュ
ータシステムの入出力制御方式において、前記主記僧装
置ｄｔ内の固定領域に仮想７７ン識別子、入出力ｍａ１
１号、仮想コンピュータ人出力科了抽呻プロセス識別子
等を組にして、格納可能な中央処理装置／データ制御装
置通信領域を設け、前記中央処理装置は、実行中の仮想
コンビエータシステムを識別す暮ための仮想マシン識別
子を格・１ｌｌｌｊｌ、。
データ制御装置と、入出力機器とを備えて複数の仮想コ
ンピュータシステムを実行ロー能な’ＩＬＷＷコンピュ
ータシステムの入出力制御方式において、前記主記僧装
置ｄｔ内の固定領域に仮想７７ン識別子、入出力ｍａ１
１号、仮想コンピュータ人出力科了抽呻プロセス識別子
等を組にして、格納可能な中央処理装置／データ制御装
置通信領域を設け、前記中央処理装置は、実行中の仮想
コンビエータシステムを識別す暮ための仮想マシン識別
子を格・１ｌｌｌｊｌ、。
納するための仮想マビン識別レジスタと、＃起生記憶ア
クセスのためのメモリ・アドレス・レジス
°＼りと、前記主記憶とのデータ授受のためのデータレ
ジスタと、メモリナクセス動作を１１ｉｔｔｍするメモ
リアクセス制御回路と、命令を実行する命令実行回路と
を備え、前記データ制御装置は、メモリアクセス制御回
路と、メモリアドレスレジスタと、データレジスタおよ
びデータ転送回路とを備えて。
クセスのためのメモリ・アドレス・レジス
°＼りと、前記主記憶とのデータ授受のためのデータレ
ジスタと、メモリナクセス動作を１１ｉｔｔｍするメモ
リアクセス制御回路と、命令を実行する命令実行回路と
を備え、前記データ制御装置は、メモリアクセス制御回
路と、メモリアドレスレジスタと、データレジスタおよ
びデータ転送回路とを備えて。
ｖ１１１！ｅ中央処理装置の命令実行回路は仮想コンビ
エータシステムの実行中は前記仮想ｉシン識別レジスタ
に実行中の仮想マシン識別子を設定し入出力命令を検出
したとき上記仮想マシン識別レジスタの内容と仮想コン
ビエータ入出力制御プロセス識別子と入出力機器番号等
を主鹸憶上の前記中央処理装置／データ制御装装置通信
領域に書き込むと共に前記データ制御装置に入出力命令
が発行されたことを通知し、前記デー−制御装置は前記
通知を受けると主記憶上の前記通信領域からデータを読
み込むことＫよって仮想マシン識別子、仮想コンピュー
タ入出力終了制御プロセス識別子、入出力機′ａ査号等
を得て入出力動作を実行し、実行終Ｔ後はｉＩＩ記仮想
マシン識別子および仮想コンピュータ入出力終了制御プ
ロセス識別子によって仮想コンビエータシステムの入出
力終了制御プロセスへ直後通知することを特徴とする。
エータシステムの実行中は前記仮想ｉシン識別レジスタ
に実行中の仮想マシン識別子を設定し入出力命令を検出
したとき上記仮想マシン識別レジスタの内容と仮想コン
ビエータ入出力制御プロセス識別子と入出力機器番号等
を主鹸憶上の前記中央処理装置／データ制御装装置通信
領域に書き込むと共に前記データ制御装置に入出力命令
が発行されたことを通知し、前記デー−制御装置は前記
通知を受けると主記憶上の前記通信領域からデータを読
み込むことＫよって仮想マシン識別子、仮想コンピュー
タ入出力終了制御プロセス識別子、入出力機′ａ査号等
を得て入出力動作を実行し、実行終Ｔ後はｉＩＩ記仮想
マシン識別子および仮想コンピュータ入出力終了制御プ
ロセス識別子によって仮想コンビエータシステムの入出
力終了制御プロセスへ直後通知することを特徴とする。
次に１本発＠について１図面を参照して詳細に説明する
。
。
１１１図は１本発明〇−夷總例における夷システムのマ
シン構成を示すプａツク図である。すなわち、主記憶装
置ｌは、システム・インタ７ヱース装置２と信号線１０
０１で接続され、中央処理装置８およびデータ制御装置
４は、それぞれ信号線１００１．１００８でシステム・
インタフェース装置２と接続されている。またデータ制
御値［１４は信号４１１００４を通して入出力機器６と
接続されている。
シン構成を示すプａツク図である。すなわち、主記憶装
置ｌは、システム・インタ７ヱース装置２と信号線１０
０１で接続され、中央処理装置８およびデータ制御装置
４は、それぞれ信号線１００１．１００８でシステム・
インタフェース装置２と接続されている。またデータ制
御値［１４は信号４１１００４を通して入出力機器６と
接続されている。
中央処理装置８は、現在実行中の仮想コンビエータシス
テムの識別子を保持する仮想マシン識別レジスタ８０１
と、主記憶アク七ス時のアドレスを保持するメモリ・ア
ドレス・レジスタ８１２と、主記憶とのデータを授受す
るデータレジスタ８０８と、命令実行回路８０４と、主
記憶へのアクセスおよびデータの授受を管理するメモリ
・アクセス制御回路８０Ｂとを備えて、メ毫り・アクセ
ス制−回路８０６の制−によりメモリ・アドレスレジス
タ８０２の出力で主記憶ＩＫアクセスし、主記憶ｌから
データレジスタ８０８に読み込んだ命令を命令実行回路
８０４によって実行し、処理結果はメモリ・アドレスレ
ジスタ８０１にでアドレスされる主記憶上の番地へデー
タ・レジスタ８０８から送出される。中央処理装置８の
上で仮想マシンＶＭｉが動作しているときには、命令実
行回路８０４ｔｉ上紀仮想！シンＶＭｉＫ対応する仮想
マシン識別子を仮Ｒ１シン識別レジスタ８０１に設定し
ておく。
テムの識別子を保持する仮想マシン識別レジスタ８０１
と、主記憶アク七ス時のアドレスを保持するメモリ・ア
ドレス・レジスタ８１２と、主記憶とのデータを授受す
るデータレジスタ８０８と、命令実行回路８０４と、主
記憶へのアクセスおよびデータの授受を管理するメモリ
・アクセス制御回路８０Ｂとを備えて、メ毫り・アクセ
ス制−回路８０６の制−によりメモリ・アドレスレジス
タ８０２の出力で主記憶ＩＫアクセスし、主記憶ｌから
データレジスタ８０８に読み込んだ命令を命令実行回路
８０４によって実行し、処理結果はメモリ・アドレスレ
ジスタ８０１にでアドレスされる主記憶上の番地へデー
タ・レジスタ８０８から送出される。中央処理装置８の
上で仮想マシンＶＭｉが動作しているときには、命令実
行回路８０４ｔｉ上紀仮想！シンＶＭｉＫ対応する仮想
マシン識別子を仮Ｒ１シン識別レジスタ８０１に設定し
ておく。
データ制御装置４は、メモリ・アドレス・レジスタ４０
１の出力で主記憶装置ＩＫアクセスし。
１の出力で主記憶装置ＩＫアクセスし。
授受データはデータレジスタ４ 、、ＯＩ Ｋ格納され
る。
る。
これらはメモリ・アクセス制御、回路４０８の制−によ
・て行なわれ、また、デー“：タレラスタ４（１のデー
＊ｈｆ−ｐ＠＊ｔｔｔｕａａ−’−０４を介、１い出力
機器６へ転送され、または入出力機ｌＩ＋６からのデー
タがデータレジスタ４０１に転送される。
・て行なわれ、また、デー“：タレラスタ４（１のデー
＊ｈｆ−ｐ＠＊ｔｔｔｕａａ−’−０４を介、１い出力
機器６へ転送され、または入出力機ｌＩ＋６からのデー
タがデータレジスタ４０１に転送される。
一方、主記憶装置１上には、第２図に示すような中央処
理装＃１／データ制御装置通信領域ムが固足領域に設け
られている。該通信領域Ａは、ｎワードから成り、マル
チプロセッサシステム時はその構成分だけ準備される。
理装＃１／データ制御装置通信領域ムが固足領域に設け
られている。該通信領域Ａは、ｎワードから成り、マル
チプロセッサシステム時はその構成分だけ準備される。
該通信領域Ａには図示のように仮想コンビエータシステ
ム識別子（仮想マシン識別子）、入出力機！１番号ｐ仮
想コンピュータ入出力終了制−プロセス識別子およびチ
ャネルプログラムアドレス情報（ＣＰアドレス）を格納
可能である。なお上記仮−コンピ為−タ入出力終了制−
プロセス識別子は、第８図に示すような仮想マシンが動
作している実マシン上の記憶空間８００Ｐ３に各仮想！
シンＶＭＩＫ対応して割当てられた空間８１０内の仮想
コンビ轟−タ入出力終了制製プロセス８！！Ｏを指体す
る識別子であシ、チャネルプログラムナトレス情報とは
、第８図に示した上記空間８１Ｇ’′内のチャネルプロ
グラム１山：。
ム識別子（仮想マシン識別子）、入出力機！１番号ｐ仮
想コンピュータ入出力終了制−プロセス識別子およびチ
ャネルプログラムアドレス情報（ＣＰアドレス）を格納
可能である。なお上記仮−コンピ為−タ入出力終了制−
プロセス識別子は、第８図に示すような仮想マシンが動
作している実マシン上の記憶空間８００Ｐ３に各仮想！
シンＶＭＩＫ対応して割当てられた空間８１０内の仮想
コンビ轟−タ入出力終了制製プロセス８！！Ｏを指体す
る識別子であシ、チャネルプログラムナトレス情報とは
、第８図に示した上記空間８１Ｇ’′内のチャネルプロ
グラム１山：。
８８Ｇが格納されてい□ろ空間のアドレス情報である。
また、主記憶装置１ｔｊ、この他に実システム上の論理
アドレス／実アドレス変換表（ＢＭＡＹ）。
アドレス／実アドレス変換表（ＢＭＡＹ）。
仮想システム上の入出力機器と仮１ｉ１７ン識別子によ
り実システム上の入出力機ａｔ号を対照するための入出
力機器変換表（Ｖ−ＢＩＯＴ）および仮想コンビエータ
入出力終了制御プロセス識別子と仮想マシン識別子によ
りて仮想コンビエータ入出力終了制御プロセスの実アド
レスを対照できる終了プロセス鐵別子変換表郷を持って
−る。
り実システム上の入出力機ａｔ号を対照するための入出
力機器変換表（Ｖ−ＢＩＯＴ）および仮想コンビエータ
入出力終了制御プロセス識別子と仮想マシン識別子によ
りて仮想コンビエータ入出力終了制御プロセスの実アド
レスを対照できる終了プロセス鐵別子変換表郷を持って
−る。
次Ｋ、本実施例の動作について説明する。今。
中央処理装置８上で仮想マシンＶＭｉが動作中のときは
、前記仮想マシン識別レジスタ＄０１には動作中のＶＭ
ＩＫ対応した仮想マシン識別子が設定されている。そし
て、命令実行回路８０４が仮想マシンＶＭｉ上で入出力
命令を検出すると、メモリアクセス制御回路８０６に通
知し、メモリアク七ス制御回路８０６０制御Ｋよって、
主記憶装置ｌ上の前記通信領域ムＫ、仮想マシン識別子
。
、前記仮想マシン識別レジスタ＄０１には動作中のＶＭ
ＩＫ対応した仮想マシン識別子が設定されている。そし
て、命令実行回路８０４が仮想マシンＶＭｉ上で入出力
命令を検出すると、メモリアクセス制御回路８０６に通
知し、メモリアク七ス制御回路８０６０制御Ｋよって、
主記憶装置ｌ上の前記通信領域ムＫ、仮想マシン識別子
。
入出力機器番号、仮想コンビ瓢−−入出力終了制（２）
プロセス識別子およびチャネルプログラムアドレスを設
定すると共に１システムインターフエース装置２を介し
てデータ制御装置４に入出力命令が見付されたことを通
知する。
プロセス識別子およびチャネルプログラムアドレスを設
定すると共に１システムインターフエース装置２を介し
てデータ制御装置４に入出力命令が見付されたことを通
知する。
データ制御装置４は、上記通知を受けると、主記憶装置
ｌ上の前記通信領域Ａの値を、メモリアクセス制御Ｍ１
回路４０８およびメモリアドレスレジスタ４０１を働か
せてデータレジスタ４０２に得る。すなわち、上記情報
が中央処理装置８とデータ制御装置４関で過信されたこ
とくなぁ。そして。
ｌ上の前記通信領域Ａの値を、メモリアクセス制御Ｍ１
回路４０８およびメモリアドレスレジスタ４０１を働か
せてデータレジスタ４０２に得る。すなわち、上記情報
が中央処理装置８とデータ制御装置４関で過信されたこ
とくなぁ。そして。
仮想マシン識別子および入出力機器番号を持って前記主
記憶装置ｌ上の前記入出力機器変換表（Ｖ−ＢＩＯＴ）
から夷マシン上の入出力機器番号に対応づけを得る。ま
た、仮想、マシン識別子とチャネルプログラムアドレス
を持って仮想システ＾上のアドレス変換表（ＶＭＡＴ）
Ｋよ）一旦仮想システム上の実アドレスを求める。上記
仮想システム上のアドレス変換ＩＩ（ＶＭＡＴ）は、仮
想システム上の幽珊アドレスを仮想システム上の夷アド
レスに変換するテーブルであり、前記空間８１Ｇ内に設
けられている。仮想システム上の実アドレスは、実シス
テム上の論理アドレスに４ぎないから、主記憶装置ｌ上
の前記ｍ珊アドレス／夷アドレス変換表（ＢＭＡＴ）に
よって、さらに夷システム上の実アドレスに対応づける
。該実システム上の実アドレスによってチャネルプログ
ラムをデータレジスタ４０２に得て、該チャネルプログ
ラムに従ってデータ転送制御回路４０４を動作させ入出
力動作が実行される。なお、先に得られた通信領域Ａの
値は、メモリアクセス制御回路４０８内に保存しておく
。
記憶装置ｌ上の前記入出力機器変換表（Ｖ−ＢＩＯＴ）
から夷マシン上の入出力機器番号に対応づけを得る。ま
た、仮想、マシン識別子とチャネルプログラムアドレス
を持って仮想システ＾上のアドレス変換表（ＶＭＡＴ）
Ｋよ）一旦仮想システム上の実アドレスを求める。上記
仮想システム上のアドレス変換ＩＩ（ＶＭＡＴ）は、仮
想システム上の幽珊アドレスを仮想システム上の夷アド
レスに変換するテーブルであり、前記空間８１Ｇ内に設
けられている。仮想システム上の実アドレスは、実シス
テム上の論理アドレスに４ぎないから、主記憶装置ｌ上
の前記ｍ珊アドレス／夷アドレス変換表（ＢＭＡＴ）に
よって、さらに夷システム上の実アドレスに対応づける
。該実システム上の実アドレスによってチャネルプログ
ラムをデータレジスタ４０２に得て、該チャネルプログ
ラムに従ってデータ転送制御回路４０４を動作させ入出
力動作が実行される。なお、先に得られた通信領域Ａの
値は、メモリアクセス制御回路４０８内に保存しておく
。
データ転送の終了を、データ転送制御回路４０４が検出
すると、上記保存中の仮想マシン識別子と仮想コンピュ
ータ入出力終了制御プロセス識別子によって、主記憶装
置１内の前記終了プロセス識別子変換表から該入出力命
令を発行した仮想プロセッサの入出力終了制御″プロセ
ス８２０の実アドレスを知シ、該アトレイへ直接入出力
動作の終了１告ｆｂ、−ｔｅｂ：、ｉ、’、Ａｔ１ｍ作
ＯＮ了ｔ１．）ｓ出力命令を発行した ロセッサの
入出力側−プログラムにデータ制御装置４から直接通知
される。第８図は、仮想マシンが動作している笑マシン
の記憶空間８０Ｇ上で仮想マシンＶＭｉに割当てられた
空間８１Ｇおよび該空間内の仮想コンビエーー人出力終
了制一プロセス８２０．チャネルプログラム８８Ｇを示
す図であシ、上記空閣８１０は、仮想マシン識別子によ
りて特定され、制御プロセス５ｙａｏｏ９．閏は仮想コ
ンビ為−タ入出力終 □了−−プロセス識別子（
および仮想マシン識別子）によりて特定され、チャネル
プログラム８８０の格納空間はチャネルプログラムアド
レス（および仮想マシン識別子）Ｋよって特定される。
すると、上記保存中の仮想マシン識別子と仮想コンピュ
ータ入出力終了制御プロセス識別子によって、主記憶装
置１内の前記終了プロセス識別子変換表から該入出力命
令を発行した仮想プロセッサの入出力終了制御″プロセ
ス８２０の実アドレスを知シ、該アトレイへ直接入出力
動作の終了１告ｆｂ、−ｔｅｂ：、ｉ、’、Ａｔ１ｍ作
ＯＮ了ｔ１．）ｓ出力命令を発行した ロセッサの
入出力側−プログラムにデータ制御装置４から直接通知
される。第８図は、仮想マシンが動作している笑マシン
の記憶空間８０Ｇ上で仮想マシンＶＭｉに割当てられた
空間８１Ｇおよび該空間内の仮想コンビエーー人出力終
了制一プロセス８２０．チャネルプログラム８８Ｇを示
す図であシ、上記空閣８１０は、仮想マシン識別子によ
りて特定され、制御プロセス５ｙａｏｏ９．閏は仮想コ
ンビ為−タ入出力終 □了−−プロセス識別子（
および仮想マシン識別子）によりて特定され、チャネル
プログラム８８０の格納空間はチャネルプログラムアド
レス（および仮想マシン識別子）Ｋよって特定される。
上記各樵識別子と記憶空間の割如当てＦｉｌ例えば通常
のセグメント法によりてなされている。従って、既述し
たように、データ制篩装置１４が保有している仮想マシ
ン識別子と仮ｍコンビ凰−タ入出力終了制御プロセス識
別子によって直接仮想プロセッサの入出力制Ｎメログフ
ムに入出力動作の終了を通知する仁とが４ｉする。すな
わち、入出力動作の終了遍知が迅速に−され、仮想シス
テム上の実行時間を煽細できる効果を有する。゛象 以上のように１本発明に＄＃−いては、主記憶装置上の
固定領域に、仮想マシン識別子を仮想コンビエータ入出
力終了制御プロセス識別子等を設電する通信領域を設け
、中央錫塩装置が仮想システ＾実行中に入出力命令を検
出したときは、上記通信領域を介してデータ１１１呻装
置へ仮想マシン識別子。
のセグメント法によりてなされている。従って、既述し
たように、データ制篩装置１４が保有している仮想マシ
ン識別子と仮ｍコンビ凰−タ入出力終了制御プロセス識
別子によって直接仮想プロセッサの入出力制Ｎメログフ
ムに入出力動作の終了を通知する仁とが４ｉする。すな
わち、入出力動作の終了遍知が迅速に−され、仮想シス
テム上の実行時間を煽細できる効果を有する。゛象 以上のように１本発明に＄＃−いては、主記憶装置上の
固定領域に、仮想マシン識別子を仮想コンビエータ入出
力終了制御プロセス識別子等を設電する通信領域を設け
、中央錫塩装置が仮想システ＾実行中に入出力命令を検
出したときは、上記通信領域を介してデータ１１１呻装
置へ仮想マシン識別子。
仮想コンビ二−タ入出力終了制御プロセス識別子等を通
信し、データ側−装置は、入出力動作の終了を上記両鐵
別子によって仮想マシン上の成層コンビ瓢−タ入出力終
了制一プロセスに直接通知できるように構成したから、
入出力動作の終了通知が迅速に可能とな）、仮想システ
ムの実行時間を短縮し、性能が向上される効果を有する
。
信し、データ側−装置は、入出力動作の終了を上記両鐵
別子によって仮想マシン上の成層コンビ瓢−タ入出力終
了制一プロセスに直接通知できるように構成したから、
入出力動作の終了通知が迅速に可能とな）、仮想システ
ムの実行時間を短縮し、性能が向上される効果を有する
。
第１図は本発明の一夷織例を示すブロック図。
第２図は上記夷總例において主記憶装置上に設定された
中央処理装瞳／データ制御装置通信領域を示す図、第８
図は冥マシン上の記憶空間の割ｂａてを示す図である。 図において、ｌ・・・主記憶装置％２・・・システム・
インタフェース装置、８・・・中央処理装置％４川デー
タ劃−装置、６・・・入出力機器、８０１−・・仮想マ
シン識別レジスタ、８０１，４０１・・・メモリ・アド
レスレジスタ、８０８，４０！・・・データ・レジスタ
、８０４・・・命令実行回路、８０５，４０１・・・メ
モリ・アクセス制御回路、４０４・・・データ転送制御
回路、Ａ・・・通信領域。 代理人 弁理士住田俊宗
中央処理装瞳／データ制御装置通信領域を示す図、第８
図は冥マシン上の記憶空間の割ｂａてを示す図である。 図において、ｌ・・・主記憶装置％２・・・システム・
インタフェース装置、８・・・中央処理装置％４川デー
タ劃−装置、６・・・入出力機器、８０１−・・仮想マ
シン識別レジスタ、８０１，４０１・・・メモリ・アド
レスレジスタ、８０８，４０！・・・データ・レジスタ
、８０４・・・命令実行回路、８０５，４０１・・・メ
モリ・アクセス制御回路、４０４・・・データ転送制御
回路、Ａ・・・通信領域。 代理人 弁理士住田俊宗
Claims (1)
- 主記憶装置と、中央処ｍ装置と、データ制御装置と、入
出力機器とを備えて複数の仮想コンビエータシステムを
実行可能な仮想コンビエータシステムの入出力制御方式
において・、咄記主記憶装置内の固定領域に仮嶽マシン
識別子、入出力機器喬号、仮想コンピュータ入出力終了
制御プロセス識別子等、を組にして格納可能な中央錫塩
装置／データ制御装］を通信領域を設け、前記中央処理
装Ｗは、実行中の仮想コンビエータシステムを識別する
ための仮想マシン識別子を格納するための仮想マシン識
別レジスタと、ｍ起生記憶アクセスのためのメモリ・ア
ドレス・レジスタと、＃起生記憶とのデー、夕授受のた
めのデータ・し°ジスタと、メモリアクセス−作を制御
するメモリアクセスｌｌｌｌ−回路と、命令を実行する
命令実行回路とを備え、ｌｌ！ｔＩ配データ制−装置ｖ
１、メモリアクセス制御回路と、ノ七すｆドレスレジス
タと、データレジスター−びデータ転送回路とを備えて
、繭重中央錫塩装置の命令実行ｔ！ｌ！Ｉｊ＆！は仮想
コンピュータシステムの実行中は前記仮想マシン識別レ
ジスタに実行中の仮想オシン鐵別子を設足し入出力命令
を検出したとき上記仮想マシン識別レジスタの内容と仮
想コンビエータ入出力１ｔｆｌｌ＃プロ竜ス織別子と入
出力機器番号等を主記憶上の前記中央処理装置／データ
制＃装置通信頌域に書き込むと共に前記データ制御Ｗ＆
直に入出力命令が発行されたことを通知し、前記データ
制御装置は前記通知を受けると主記憶上の前記通信領域
からデータを読み込むことによって仮想マシン識別子、
仮想コンビエータ入出力終了制御プロセス識別子、入出
力機ｇ！１１に号等を得て入出力動作を実行し、実行終
了後は前記仮想マシン識別子および仮想コンビ為−タ入
出力終了制御プロ竜ス繊別子によって仮想コンビエータ
システムの入出力終了制御プロセスへ直接通知すること
ヲ轡黴とする仮想コンビエータシステムの入出力−一方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7669282A JPS58195254A (ja) | 1982-05-10 | 1982-05-10 | 仮想コンピユ−タシステムの入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7669282A JPS58195254A (ja) | 1982-05-10 | 1982-05-10 | 仮想コンピユ−タシステムの入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58195254A true JPS58195254A (ja) | 1983-11-14 |
Family
ID=13612521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7669282A Pending JPS58195254A (ja) | 1982-05-10 | 1982-05-10 | 仮想コンピユ−タシステムの入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58195254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007071116A1 (en) * | 2005-12-23 | 2007-06-28 | Intel Corporation | Managing device models in a virtual machine cluster environment |
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1982
- 1982-05-10 JP JP7669282A patent/JPS58195254A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007071116A1 (en) * | 2005-12-23 | 2007-06-28 | Intel Corporation | Managing device models in a virtual machine cluster environment |
| US8572159B2 (en) | 2005-12-23 | 2013-10-29 | Intel Corporation | Managing device models in a virtual machine cluster environment |
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