JPS62191936A - 仮想計算機システムにおける入出力制御方式 - Google Patents
仮想計算機システムにおける入出力制御方式Info
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- JPS62191936A JPS62191936A JP61034155A JP3415586A JPS62191936A JP S62191936 A JPS62191936 A JP S62191936A JP 61034155 A JP61034155 A JP 61034155A JP 3415586 A JP3415586 A JP 3415586A JP S62191936 A JPS62191936 A JP S62191936A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 38
- 238000012545 processing Methods 0.000 claims abstract description 21
- 238000004891 communication Methods 0.000 claims abstract description 14
- 230000006854 communication Effects 0.000 claims abstract description 14
- 238000000034 method Methods 0.000 claims description 12
- 230000000694 effects Effects 0.000 claims description 4
- 238000013507 mapping Methods 0.000 claims 2
- 230000002596 correlated effect Effects 0.000 claims 1
- 238000012546 transfer Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000013519 translation Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数の仮想計算機を実行できる仮想計算機シス
テムにおける入出力制御方式に関する。
テムにおける入出力制御方式に関する。
従来、この種の入出力制御方式は、各仮想計算機（Ｖ
Ｍ ； Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）の入出力機
器の状態が実際には実計算機（Ｂ Ｍ ； Ｂａｒｅ
ｍａｃｈｉｎｅ） システムの入出力機器の状態に依存
すること、及び各仮想計算機のアドレスは実際には実計
算機システムのアドレスに依存することから、ある仮想
計算機上で出された入出力命令は、その仮想計算機の制
御プログラム（その仮想計算機のオペレーティング・シ
ステム）上ではなく、実計算機システムの制御プログラ
ム（その実計算機システムのオペレーティング・システ
ム）の制御の下で入出力命令のシミニレ−ジョン処理（
仮想入出力機器を実入出力機器に割り付ける処理、チャ
ネル・プログラムのアドレスの割付処理）が為された後
、実計算機システムの制御プログラムから入出力命令が
出されていた。
Ｍ ； Ｖｉｒｔｕａｌ Ｍａｃｈｉｎｅ）の入出力機
器の状態が実際には実計算機（Ｂ Ｍ ； Ｂａｒｅ
ｍａｃｈｉｎｅ） システムの入出力機器の状態に依存
すること、及び各仮想計算機のアドレスは実際には実計
算機システムのアドレスに依存することから、ある仮想
計算機上で出された入出力命令は、その仮想計算機の制
御プログラム（その仮想計算機のオペレーティング・シ
ステム）上ではなく、実計算機システムの制御プログラ
ム（その実計算機システムのオペレーティング・システ
ム）の制御の下で入出力命令のシミニレ−ジョン処理（
仮想入出力機器を実入出力機器に割り付ける処理、チャ
ネル・プログラムのアドレスの割付処理）が為された後
、実計算機システムの制御プログラムから入出力命令が
出されていた。
このため、従来の入出力制御方式では、オーバーヘッド
が大きく、仮想計算機上の実行時間は実計算機システム
上のそれに比べて数倍時間がかかるという欠点があった
。
が大きく、仮想計算機上の実行時間は実計算機システム
上のそれに比べて数倍時間がかかるという欠点があった
。
本発明の目的は、上述のようなオーバーへラドを小さく
し、仮想計算機上の実行時間を短縮し得る入出力制御方
式を提供することにある。
し、仮想計算機上の実行時間を短縮し得る入出力制御方
式を提供することにある。
ｃ問題点を解決するための手段〕
本発明は上記目的を達成するために、複数の仮想計算機
を実行できる仮想計算機システムにおける入出力制御方
式において、 実計算機システムの主記憶装置上に、各仮想計算機の入
出力機器と実計算機システムの入出力機器とを対応づけ
る情報および該対応づけされた入出力機器の種別情報を
有する仮想入出力機器／実入出力機器変換表と、各仮想
計算機のアドレスと実計算機システムのアドレスとを対
応づける情報を有するアドレス変換表とを設け、且つ、
中央処理装置は仮想計算機の実行時にそこから出された
入出力命令を検出した場合、その旨およびその仮想計算
機識別子、仮想入出力機器アドレス、仮想チャネル・プ
ログラムをデータ制御装置へ通信する手段を備え、 該通信手段により入出力命令を通知されたデータ制御装
置は、前記通信手段により得られた仮想計算機識別子、
仮想入出力機器アドレス、仮想チャネル・プログラムを
前記仮想入出力機器／実入出力機器変換表および前記ア
ドレス変換表により実計算機システムの入出力機器、実
チャネル・プログラムに変換して入出力動作を実行する
ように構成される。
を実行できる仮想計算機システムにおける入出力制御方
式において、 実計算機システムの主記憶装置上に、各仮想計算機の入
出力機器と実計算機システムの入出力機器とを対応づけ
る情報および該対応づけされた入出力機器の種別情報を
有する仮想入出力機器／実入出力機器変換表と、各仮想
計算機のアドレスと実計算機システムのアドレスとを対
応づける情報を有するアドレス変換表とを設け、且つ、
中央処理装置は仮想計算機の実行時にそこから出された
入出力命令を検出した場合、その旨およびその仮想計算
機識別子、仮想入出力機器アドレス、仮想チャネル・プ
ログラムをデータ制御装置へ通信する手段を備え、 該通信手段により入出力命令を通知されたデータ制御装
置は、前記通信手段により得られた仮想計算機識別子、
仮想入出力機器アドレス、仮想チャネル・プログラムを
前記仮想入出力機器／実入出力機器変換表および前記ア
ドレス変換表により実計算機システムの入出力機器、実
チャネル・プログラムに変換して入出力動作を実行する
ように構成される。
中央処理装置がある仮想計算機の実行中にその仮想計算
機から出された入出力命令を検出すると、その入出力命
令を実計算機システムの制御プログラムに渡すことなく
その仮想計算機の制御プログラムの下で、入出力命令が
出された旨およびその仮想計算ｉ識別子、仮想入出力機
器アドレス、仮想チャネル・プログラムをデータ制御装
置へ通信し、データ制御装置はこの受取った情報と予め
用意された仮想入出力機器／実入出力機器変換表および
アドレス変換表とから、必要な実計算機システムの入出
力機器、実チャネル・プログラムを生成し、入出力動作
を実行する。
機から出された入出力命令を検出すると、その入出力命
令を実計算機システムの制御プログラムに渡すことなく
その仮想計算機の制御プログラムの下で、入出力命令が
出された旨およびその仮想計算ｉ識別子、仮想入出力機
器アドレス、仮想チャネル・プログラムをデータ制御装
置へ通信し、データ制御装置はこの受取った情報と予め
用意された仮想入出力機器／実入出力機器変換表および
アドレス変換表とから、必要な実計算機システムの入出
力機器、実チャネル・プログラムを生成し、入出力動作
を実行する。
次に本発明の実施例について図面を参照して説明する。
先ず、仮想計算機のアドレスを実計算機システムの実ア
ドレスに対応づける処理を第２図を参照して説明する。
ドレスに対応づける処理を第２図を参照して説明する。
第２図には、実計算機システムの制御プログラムが指定
するアドレス変換表オリジンＢＭＡＴＯにより先頭アド
レスが与えられた主記憶領域に実計算機システムのアド
レス変換表Ｂ Ｍ Ａ Ｔ （Ｂａｒｅｍａｃｈｉｎｅ
Ａｄｄｒｅｓｓ Ｔａｂｌｅ）が設けられ、仮想計算
機ｉの制御プログラムが指定するアドレス変換表オリジ
ンＶＭ （ｉ）ＡＴＯにより先頭アドレスが与えられた
主記憶領域にその仮想計算機のアドレス変換表ＶＭ （
ｉ） ＡＴ （ＶＭＡＴ ；Ｖｉｒｔｕａｌ Ｍａｃｈ
ｉｎｅ Ａｄｄｒｅｓｓ Ｔａｂｌｅ）が設けられ、同
様に他の仮想計算機ｊのアドレス変換表ＶＭ （ｊ）Ａ
Ｔが用意されている状態が示されている。
するアドレス変換表オリジンＢＭＡＴＯにより先頭アド
レスが与えられた主記憶領域に実計算機システムのアド
レス変換表Ｂ Ｍ Ａ Ｔ （Ｂａｒｅｍａｃｈｉｎｅ
Ａｄｄｒｅｓｓ Ｔａｂｌｅ）が設けられ、仮想計算
機ｉの制御プログラムが指定するアドレス変換表オリジ
ンＶＭ （ｉ）ＡＴＯにより先頭アドレスが与えられた
主記憶領域にその仮想計算機のアドレス変換表ＶＭ （
ｉ） ＡＴ （ＶＭＡＴ ；Ｖｉｒｔｕａｌ Ｍａｃｈ
ｉｎｅ Ａｄｄｒｅｓｓ Ｔａｂｌｅ）が設けられ、同
様に他の仮想計算機ｊのアドレス変換表ＶＭ （ｊ）Ａ
Ｔが用意されている状態が示されている。
ここで、仮想計算機システムで実行される複数の仮想計
算機のうち仮想計算機ｉが仮想アドレス機構を有した計
算機であるとし、実計算機システムの実計算機も仮想ア
ドレス機構を有した計算機であるとする。今、仮想計算
機ｉが実計′ＪＸ機上で走行しているとすると、その仮
想計算ｍｉの仮想アドレスはその仮想針ｙｔｍ用のアド
レス変換表■Ｍ （ｉ）ＡＴによって仮想計算機での実
アドレスに変換される。この得られた実アドレスは、実
際には実計算機上のある仮想アドレスに過ぎず、実計ｎ
機のアドレス変換表ＢＭＡＴによって実計算機の実アド
レスに変換することを必要としている。
算機のうち仮想計算機ｉが仮想アドレス機構を有した計
算機であるとし、実計算機システムの実計算機も仮想ア
ドレス機構を有した計算機であるとする。今、仮想計算
機ｉが実計′ＪＸ機上で走行しているとすると、その仮
想計算ｍｉの仮想アドレスはその仮想針ｙｔｍ用のアド
レス変換表■Ｍ （ｉ）ＡＴによって仮想計算機での実
アドレスに変換される。この得られた実アドレスは、実
際には実計算機上のある仮想アドレスに過ぎず、実計ｎ
機のアドレス変換表ＢＭＡＴによって実計算機の実アド
レスに変換することを必要としている。
従来は、この多重アドレス変換を仮想針′ｎ機制御用の
プログラムが実行していたので、変換のオーバーへノド
が大きかった。本発明もこの多重アドレス変換を利用す
ることにおいては同じであるが、この処理を後述するデ
ータ制御装置で行なわせている点が従来と相違する。
プログラムが実行していたので、変換のオーバーへノド
が大きかった。本発明もこの多重アドレス変換を利用す
ることにおいては同じであるが、この処理を後述するデ
ータ制御装置で行なわせている点が従来と相違する。
次に、仮想計算機の入出力機器構成と実計算機システム
の入出力機器構成との対応づけについて、第３図および
第４図を参照して説明する。なお、第３図において、Ｖ
Ｍｉ、ＶＭｊ、ＶＭｋは仮想計算機、ＶＩＯＴｉ、Ｖ［
ＯＴＪ、ＶＩＯＴｋは各仮想計算機の入出力機器管理テ
ーブル、ＢＭは実計算機、ＢＩＯＴは実計算機の入出力
機器管理テーブル、Ｖ−ＢＩＯＴは仮想入出力機器／実
入出力機器変換表である。
の入出力機器構成との対応づけについて、第３図および
第４図を参照して説明する。なお、第３図において、Ｖ
Ｍｉ、ＶＭｊ、ＶＭｋは仮想計算機、ＶＩＯＴｉ、Ｖ［
ＯＴＪ、ＶＩＯＴｋは各仮想計算機の入出力機器管理テ
ーブル、ＢＭは実計算機、ＢＩＯＴは実計算機の入出力
機器管理テーブル、Ｖ−ＢＩＯＴは仮想入出力機器／実
入出力機器変換表である。
第３図に示すように、各仮想計算機ＶＭｉ、ＶＭｊ、Ｖ
Ｍｋが有する入出力機器は、その仮想計算機の制御プロ
グラムが管理する入出力機器管理テーブルＶＩＯＴｉ、
ＶＩＯＴｊ、ＶＩＯＴｋに登録されているが、各仮想計
算機の入出力機器は必ずしも実計算機の入出力機器に一
対一で対応づけられていないので、各仮想計算機の入出
力機器は仮想入出力機器／実入出力機器変換表Ｖ−Ｂ
１０７により実計算機上の入出力機器に対応づけられる
。また場合によっては、仮想計算機の入出力機器の種類
と実計算機の入出力機器の種類とは異なることがあるの
で（例えば仮想計算機ではラインプリンタを指定しても
実計算機ではディスク装置となることがある）、この変
換情報も上記仮想入出力機器／実入出力機器変換表Ｖ−
ＢＩＯＴに含められ、対応づけされている。即ち、仮想
入出力機器／実入出力機器変換表Ｖ−Ｂ［ＯＴでは、例
えば第４図に示すように、そのインデックス２０１によ
って、仮想計算機の入出力機器と実計算機の入出力機器
とが対応づけられると共に、その対応づけされた仮想計
算機の入出力機器の種別と実計算機の入出力機器の種別
とが対応づけられている。
Ｍｋが有する入出力機器は、その仮想計算機の制御プロ
グラムが管理する入出力機器管理テーブルＶＩＯＴｉ、
ＶＩＯＴｊ、ＶＩＯＴｋに登録されているが、各仮想計
算機の入出力機器は必ずしも実計算機の入出力機器に一
対一で対応づけられていないので、各仮想計算機の入出
力機器は仮想入出力機器／実入出力機器変換表Ｖ−Ｂ
１０７により実計算機上の入出力機器に対応づけられる
。また場合によっては、仮想計算機の入出力機器の種類
と実計算機の入出力機器の種類とは異なることがあるの
で（例えば仮想計算機ではラインプリンタを指定しても
実計算機ではディスク装置となることがある）、この変
換情報も上記仮想入出力機器／実入出力機器変換表Ｖ−
ＢＩＯＴに含められ、対応づけされている。即ち、仮想
入出力機器／実入出力機器変換表Ｖ−Ｂ［ＯＴでは、例
えば第４図に示すように、そのインデックス２０１によ
って、仮想計算機の入出力機器と実計算機の入出力機器
とが対応づけられると共に、その対応づけされた仮想計
算機の入出力機器の種別と実計算機の入出力機器の種別
とが対応づけられている。
次に、本発明の一実施例を、実計算機システムの構成を
示す第１図を参照して説明する。
示す第１図を参照して説明する。
第１図において、主記憶装置ｔはシステム・インタフェ
ース装置２と信号線１００１で接続され、システム・イ
ンタフェース装置２は、中央処理装置３およびデータ制
？１１’Ａ置４とそれぞれ信号線１００２゜１００３で
接続され、またデータ制御装置４は入出力機器５と信号
線１００４により接続されている。
ース装置２と信号線１００１で接続され、システム・イ
ンタフェース装置２は、中央処理装置３およびデータ制
？１１’Ａ置４とそれぞれ信号線１００２゜１００３で
接続され、またデータ制御装置４は入出力機器５と信号
線１００４により接続されている。
中央処理装置３は、現在実行中の仮想計算機の識別子を
保持する仮想計算機識別子レジスタ３０１と、主記憶ア
クセス時のアドレスを保持するメモリ・アドレス・レジ
スタ３０２と、主記憶装置１との間でデータを授受する
データ・レジスタ３０３と、命令実行回路３０４と、主
記憶装置１とのデータの授受を管理するメモリ・アクセ
ス制御回路３０５とを備えている。また、データ制御装
置４は、メモリ・アドレス・レジスタ４０１ と、デー
タ・レジスタ４０２と、主記憶装置１とのデータの授受
を管理するメモリ・アクセス制御回路４０３と、上記ｊ
ｌＱ装置］と入出力機器５とのデータ転送を制御するデ
ータ転送制御回路４０４とを備えている。更に、主記憶
装置１上には、前述したアドレス変換表ＢＭＡＴ、ＶＭ
ＡＴ、仮想入出力機器／実入出力機器変換表Ｖ−ＢＩＯ
Ｔがあり、更に、中央処理装置３とデータ制御装置４と
の間の通信に使用する通信領域１０が設けられている。
保持する仮想計算機識別子レジスタ３０１と、主記憶ア
クセス時のアドレスを保持するメモリ・アドレス・レジ
スタ３０２と、主記憶装置１との間でデータを授受する
データ・レジスタ３０３と、命令実行回路３０４と、主
記憶装置１とのデータの授受を管理するメモリ・アクセ
ス制御回路３０５とを備えている。また、データ制御装
置４は、メモリ・アドレス・レジスタ４０１ と、デー
タ・レジスタ４０２と、主記憶装置１とのデータの授受
を管理するメモリ・アクセス制御回路４０３と、上記ｊ
ｌＱ装置］と入出力機器５とのデータ転送を制御するデ
ータ転送制御回路４０４とを備えている。更に、主記憶
装置１上には、前述したアドレス変換表ＢＭＡＴ、ＶＭ
ＡＴ、仮想入出力機器／実入出力機器変換表Ｖ−ＢＩＯ
Ｔがあり、更に、中央処理装置３とデータ制御装置４と
の間の通信に使用する通信領域１０が設けられている。
なお、この通信領域１０はソフトウェアから見えない実
計算機に依存する固定領域が与えられ、マルチプロセッ
サシステム時はその構成分だけが準備される。
計算機に依存する固定領域が与えられ、マルチプロセッ
サシステム時はその構成分だけが準備される。
今、中央処理装置３の上で仮想計算機ｉが動作していた
とする。この時には、仮想針′ＪＸ機識別子レジスタ３
０１には仮想計算機ｉに対応した仮想計算機識別子が命
令実行回路３０４により設定されている。ここで、仮想
計算機ｉ上で出された入出力命令を、仮想計算ａ＋の制
御プログラムで動作する命令実行回路３０４が検出する
と、命令実行回路３０４はメモリ・アクセス制御回路３
０５を動作させて主記憶装置１に設定された中央処理装
置／データ制御装置の通信領域１０に、例えば第５図に
示すような仮想計算機識別子（ＶＭ識別子）、入出力機
器番号（仮想入出力機器アドレス）、チャネル・プログ
ラムアドレス（ＣＰアドレス）の情報を設定すると共に
、システム・インタフェース装置２を介してデータ制御
装置４に通信を出し、入出力命令が発行されたことを通
知する。
とする。この時には、仮想針′ＪＸ機識別子レジスタ３
０１には仮想計算機ｉに対応した仮想計算機識別子が命
令実行回路３０４により設定されている。ここで、仮想
計算機ｉ上で出された入出力命令を、仮想計算ａ＋の制
御プログラムで動作する命令実行回路３０４が検出する
と、命令実行回路３０４はメモリ・アクセス制御回路３
０５を動作させて主記憶装置１に設定された中央処理装
置／データ制御装置の通信領域１０に、例えば第５図に
示すような仮想計算機識別子（ＶＭ識別子）、入出力機
器番号（仮想入出力機器アドレス）、チャネル・プログ
ラムアドレス（ＣＰアドレス）の情報を設定すると共に
、システム・インタフェース装置２を介してデータ制御
装置４に通信を出し、入出力命令が発行されたことを通
知する。
上記通信を受けたデータ制御装置４は、主記憶装置ｌ上
の前記通信領域１０に格納された情報を、メモリ・アド
レス・レジスタ４０１．メモリ・アクセス制御回路４０
３を働かせてデータ・レジスタ４０２に取込む。そして
、そのＶＭ識別子と入出力機器番号の値および前記仮想
入出力機器／実入出力機器変換表Ｖ−ＢＩＯＴを用いて
、前記仮想計算機１から出された対象とする仮想入出力
機器を実計Ｘ機の入出力機器に対応づけ、また、ＶＭ識
別子とチャネル・プログラムアドレスを用いて、先ず仮
想計算機ｉ上の前記アドレス変換テーブルＶＭ（ｉ）Ａ
Ｔによって仮想計算機内のアドレスを求め、次にそのア
ドレスと実計算機の前記アドレス変換表ＢＭＡＴによっ
て実計算機の実アドレスに対応づけてデータ転送制御回
路４０４を動作させ入出力動作を実行させる。
の前記通信領域１０に格納された情報を、メモリ・アド
レス・レジスタ４０１．メモリ・アクセス制御回路４０
３を働かせてデータ・レジスタ４０２に取込む。そして
、そのＶＭ識別子と入出力機器番号の値および前記仮想
入出力機器／実入出力機器変換表Ｖ−ＢＩＯＴを用いて
、前記仮想計算機１から出された対象とする仮想入出力
機器を実計Ｘ機の入出力機器に対応づけ、また、ＶＭ識
別子とチャネル・プログラムアドレスを用いて、先ず仮
想計算機ｉ上の前記アドレス変換テーブルＶＭ（ｉ）Ａ
Ｔによって仮想計算機内のアドレスを求め、次にそのア
ドレスと実計算機の前記アドレス変換表ＢＭＡＴによっ
て実計算機の実アドレスに対応づけてデータ転送制御回
路４０４を動作させ入出力動作を実行させる。
以上説明したように、本発明は、実計算機システムの主
記憶装置上に仮想入出力機器／実入出力機器変換表とア
ドレス変換表とを設け、また、中央処理装置は仮想計算
機の実行時にそこから出された入出力命令を検出した場
合、その仮想計算機の制御プログラムの下でその旨およ
びその仮想計算機識別子、仮想入出力機器アドレス、仮
想チャネル・プログラムをデータ制御装置へ通信する手
段を有し、この通信手段により入出力命令を通知された
データ制御装置が通信により得た仮想計算機識別子など
の情報と前記仮想入出力機器／実入出力機器変換表、ア
ドレス変換表により実計算機システムの入出力機器、実
チャネル・プログラムに変換して入出力動作を実行する
ように構成したので、従来のように実計算機システムの
制御プログラムが介在することがなく、且つ、入出力機
器変換、アドレス変換は実中央処理装置でなく別な装置
であるデータ制御装置で行なわれるので、仮想計算機の
入出力命令処理時におけるオーバーヘッドが小さくなり
、仮想針３Ｅ８！上の実行時間を短縮することができる
効果がある。
記憶装置上に仮想入出力機器／実入出力機器変換表とア
ドレス変換表とを設け、また、中央処理装置は仮想計算
機の実行時にそこから出された入出力命令を検出した場
合、その仮想計算機の制御プログラムの下でその旨およ
びその仮想計算機識別子、仮想入出力機器アドレス、仮
想チャネル・プログラムをデータ制御装置へ通信する手
段を有し、この通信手段により入出力命令を通知された
データ制御装置が通信により得た仮想計算機識別子など
の情報と前記仮想入出力機器／実入出力機器変換表、ア
ドレス変換表により実計算機システムの入出力機器、実
チャネル・プログラムに変換して入出力動作を実行する
ように構成したので、従来のように実計算機システムの
制御プログラムが介在することがなく、且つ、入出力機
器変換、アドレス変換は実中央処理装置でなく別な装置
であるデータ制御装置で行なわれるので、仮想計算機の
入出力命令処理時におけるオーバーヘッドが小さくなり
、仮想針３Ｅ８！上の実行時間を短縮することができる
効果がある。
第１図は本発明の一実施例における実計算機システムの
構成を示す要部ブロック図、 第２図は仮想計算機のアドレスを実計算機システムの実
アドレスに対応づける処理の説明図、第３図は仮想計算
機の入出力機器構成と実計算機システムの入出力機器構
成との対応づけ処理の説明図、 第４図は仮想入出力機器／実入出力機器変換表の内容例
を示す図および、 第５図は中央処理装置とデータ制御装置との間で通信さ
れる情報の一例を示す図である。 図において、１・・・主記憶装置、２・・・システム・
インタフェース装で、３・・・中央処理装置、４・・・
データ制御装置、５・・・入出力機器、３１０・・・仮
想計算機識別子レジスタ、３０２，４０１・・・メモリ
・アドレス・レジスタ、３０３．４０２・・・データ・
レジスタ、、３０４・・・命令実行回路、３０５，４０
３・・・メモリ・アクセス制御回路、４０４・・・デー
タ転送制御回路。
構成を示す要部ブロック図、 第２図は仮想計算機のアドレスを実計算機システムの実
アドレスに対応づける処理の説明図、第３図は仮想計算
機の入出力機器構成と実計算機システムの入出力機器構
成との対応づけ処理の説明図、 第４図は仮想入出力機器／実入出力機器変換表の内容例
を示す図および、 第５図は中央処理装置とデータ制御装置との間で通信さ
れる情報の一例を示す図である。 図において、１・・・主記憶装置、２・・・システム・
インタフェース装で、３・・・中央処理装置、４・・・
データ制御装置、５・・・入出力機器、３１０・・・仮
想計算機識別子レジスタ、３０２，４０１・・・メモリ
・アドレス・レジスタ、３０３．４０２・・・データ・
レジスタ、、３０４・・・命令実行回路、３０５，４０
３・・・メモリ・アクセス制御回路、４０４・・・デー
タ転送制御回路。
Claims (1)
- 【特許請求の範囲】 複数の仮想計算機を実行できる仮想計算機システムにお
ける入出力制御方式において、 実計算機システムの主記憶装置上に、各仮想計算機の入
出力機器と実計算機システムの入出力機器とを対応づけ
る情報および該対応づけされた入出力機器の種別情報を
有する仮想入出力機器／実入出力機器変換表と、各仮想
計算機のアドレスと実計算機システムのアドレスとを対
応づける情報を有するアドレス変換表とを設け、且つ、 中央処理装置は仮想計算機の実行時にそこから出された
入出力命令を検出した場合、その旨およびその仮想計算
機識別子、仮想入出力機器アドレス、仮想チャネル・プ
ログラムをデータ制御装置へ通信する手段を備え、 該通信手段により入出力命令を通知されたデータ制御装
置は、前記通信手段により得られた仮想計算機識別子、
仮想入出力機器アドレス、仮想チャネル・プログラムを
前記仮想入出力機器／実入出力機器変換表および前記ア
ドレス変換表により実計算機システムの入出力機器、実
チャネル・プログラムに変換して入出力動作を実行する
ことを特徴とする仮想計算機システムにおける入出力制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034155A JPS62191936A (ja) | 1986-02-19 | 1986-02-19 | 仮想計算機システムにおける入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034155A JPS62191936A (ja) | 1986-02-19 | 1986-02-19 | 仮想計算機システムにおける入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62191936A true JPS62191936A (ja) | 1987-08-22 |
Family
ID=12406313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034155A Pending JPS62191936A (ja) | 1986-02-19 | 1986-02-19 | 仮想計算機システムにおける入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62191936A (ja) |
-
1986
- 1986-02-19 JP JP61034155A patent/JPS62191936A/ja active Pending
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