JPS58176752A - マクロ命令フエツチ方式 - Google Patents
マクロ命令フエツチ方式Info
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- JPS58176752A JPS58176752A JP6002182A JP6002182A JPS58176752A JP S58176752 A JPS58176752 A JP S58176752A JP 6002182 A JP6002182 A JP 6002182A JP 6002182 A JP6002182 A JP 6002182A JP S58176752 A JPS58176752 A JP S58176752A
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- JP
- Japan
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- memory
- instruction
- register
- macroinstruction
- macro
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はオペレーティングシステムの構造を簡易化する
と共にプログラム実行の高速化を図ったマクロ命令フェ
ッチ方式に関する。
と共にプログラム実行の高速化を図ったマクロ命令フェ
ッチ方式に関する。
ｆｉ士ＪＥ 機システムはハードウェア、ファームウェ
ア及びソフトウェアの各要素から構成されるが、これら
の要素が目的の業務を効率よく実行していくためには、
一般にオペ−レーティング・システ゛ム（「Ｏ５」）と
称されるソフトウェアが必要である。
ア及びソフトウェアの各要素から構成されるが、これら
の要素が目的の業務を効率よく実行していくためには、
一般にオペ−レーティング・システ゛ム（「Ｏ５」）と
称されるソフトウェアが必要である。
ＯＳの中核となるプログラム制御処理はハードウェアと
の関連が特に密ではあるが、これらをハードウェアや７
アームウエアで実現することは生産性、未軟性の点で問
題があるため、これらはマクロ命令群称される機械語列
で記述された制御プログラムとして、ユーザーが作成し
た応用プログラムと共に王メモリ上に格納される。一般
に大容量の主メモリは＾速性に欠けるため、主メモリか
らのマクロ詰合フェッチを高速化する方式として、フ゛
リフエッチ・バッファを設は先行７エツチを行なう方式
、主メモリとＣＰＵ間に間遠のバッフアメ七りを朧く方
式、王メモリアクセスのインタリーグを村なう方式、あ
るいはマクロ命令のフェッチとテークのアクセスを別の
メモリバスで行なう方式等が採用されている。しかしこ
れらの方式には一長一短があシ、いずれも十分なものと
鉱いえない。
の関連が特に密ではあるが、これらをハードウェアや７
アームウエアで実現することは生産性、未軟性の点で問
題があるため、これらはマクロ命令群称される機械語列
で記述された制御プログラムとして、ユーザーが作成し
た応用プログラムと共に王メモリ上に格納される。一般
に大容量の主メモリは＾速性に欠けるため、主メモリか
らのマクロ詰合フェッチを高速化する方式として、フ゛
リフエッチ・バッファを設は先行７エツチを行なう方式
、主メモリとＣＰＵ間に間遠のバッフアメ七りを朧く方
式、王メモリアクセスのインタリーグを村なう方式、あ
るいはマクロ命令のフェッチとテークのアクセスを別の
メモリバスで行なう方式等が採用されている。しかしこ
れらの方式には一長一短があシ、いずれも十分なものと
鉱いえない。
上記各方式は、プログラムの用途、性質、実行頻度等を
考慮せず一律にマクロ命令７エツチの高速化を図ろうと
するものである。しかしながら、計算機システムの適用
分野によっては制御プログラムの実行頻度がかなり高い
ことがあｐｌこのような場合実行頻度の高いプログラム
だけに高速化の手法を適用すればシステム全体の動作速
度をそれほど低下させることなくシステムコストを低減
できる。すなわち、実行頻度の大きいプログラムを高速
メモリに格納することＫより、従来の尚連化の手法によ
らず一層の高速化を図りつつシステムコストの低減化を
達成できる。
考慮せず一律にマクロ命令７エツチの高速化を図ろうと
するものである。しかしながら、計算機システムの適用
分野によっては制御プログラムの実行頻度がかなり高い
ことがあｐｌこのような場合実行頻度の高いプログラム
だけに高速化の手法を適用すればシステム全体の動作速
度をそれほど低下させることなくシステムコストを低減
できる。すなわち、実行頻度の大きいプログラムを高速
メモリに格納することＫより、従来の尚連化の手法によ
らず一層の高速化を図りつつシステムコストの低減化を
達成できる。
従って本発明の一つの目的は、プログラムをその実行頻
度の大小に応じて異るメモリに格納することにより、マ
クロ命令フェッチの高速化を図ったマクロ命令フェッチ
方式を提供することにある。
度の大小に応じて異るメモリに格納することにより、マ
クロ命令フェッチの高速化を図ったマクロ命令フェッチ
方式を提供することにある。
Ｏ８に関する他の問題点として共通のデータをめぐるプ
ロセス間の排他制御の問題があり、これがＯＳの偽造を
複雑化する主要因となっている。
ロセス間の排他制御の問題があり、これがＯＳの偽造を
複雑化する主要因となっている。
便って本発明の他の目的は、プロセス間の排他制御の簡
易化によりＯＳ構造の簡易化を図ったマクロ命令フェッ
チ方式を提供することＫある。
易化によりＯＳ構造の簡易化を図ったマクロ命令フェッ
チ方式を提供することＫある。
以上本発明の詳細を実施例により説明する。
図は本発明の一実施例のシステムブロック図であり、主
メモリ１と高速メモリ４はそれぞれメモリ制御装Ｗ、２
と５を介してブステムバス６に接続されている。メモリ
制御装置５には命令カウンタ１１ と命令レジスタ１２
が接続され、システムバス５ Ｉｔ（はさらに命令カウ
ンタ９．命令レジスタ１０及び割込みマスクレジスタ１
６が接続されている。
メモリ１と高速メモリ４はそれぞれメモリ制御装Ｗ、２
と５を介してブステムバス６に接続されている。メモリ
制御装置５には命令カウンタ１１ と命令レジスタ１２
が接続され、システムバス５ Ｉｔ（はさらに命令カウ
ンタ９．命令レジスタ１０及び割込みマスクレジスタ１
６が接続されている。
鮪令レジスタ１０と１２はそれぞれデータ線Ｄ１．Ｄ２
を介（２てデータセレクタ７に接続され、このデータセ
レクタ７はマクロ命令デコーダ８に接続されてい心。フ
ェッチ先指定レジスタ６からの信号線５１ｒＪ命令カウ
ンタ９に接続され、（ｉ号線５１ ＆’１命令カウンタ
１１ と割込みマスクレジスタ１６に接続され、信号線
Ｓ２はデータセレクタ７に接続されている。
を介（２てデータセレクタ７に接続され、このデータセ
レクタ７はマクロ命令デコーダ８に接続されてい心。フ
ェッチ先指定レジスタ６からの信号線５１ｒＪ命令カウ
ンタ９に接続され、（ｉ号線５１ ＆’１命令カウンタ
１１ と割込みマスクレジスタ１６に接続され、信号線
Ｓ２はデータセレクタ７に接続されている。
Ｏ５の制御プログラムは、システム立上げ時のスタート
処理によって、ディスク装置や磁気テープ装置叫の入出
力装置（図示せ５゛ず）からシステムバス３とメモリ制
御装置５を介して亮速メモリ４に格納される。一方応用
プログラムは、計算機立上げ時又は動作中必要に応じて
、入出力装置からシステムバス３とメモリ制御装置５を
介して主メモリ１に格納される。システム立上げ時にお
いて、フェッチ先指定レジスタ６の内容は信号線Ｓ４を
介して論理の”１”に初期設定される。この結果信号線
Ｓ１には論理の”ぜが出力されて命令カウンタ９が有効
になり、一方個号Ｉｉ８！Ｓ１には一層の“０″が出力
されて命令カウンタ１１が無効になると共に割込みマス
クレジスタ１６は割込み信号のマスクを行なわないアン
ロック状態となる。更に信号線Ｓ２に論理の”１＃が出
力されてデータセレクタ７ｔｉデータ線Ｄ１上の信号を
選択する状態となる。
処理によって、ディスク装置や磁気テープ装置叫の入出
力装置（図示せ５゛ず）からシステムバス３とメモリ制
御装置５を介して亮速メモリ４に格納される。一方応用
プログラムは、計算機立上げ時又は動作中必要に応じて
、入出力装置からシステムバス３とメモリ制御装置５を
介して主メモリ１に格納される。システム立上げ時にお
いて、フェッチ先指定レジスタ６の内容は信号線Ｓ４を
介して論理の”１”に初期設定される。この結果信号線
Ｓ１には論理の”ぜが出力されて命令カウンタ９が有効
になり、一方個号Ｉｉ８！Ｓ１には一層の“０″が出力
されて命令カウンタ１１が無効になると共に割込みマス
クレジスタ１６は割込み信号のマスクを行なわないアン
ロック状態となる。更に信号線Ｓ２に論理の”１＃が出
力されてデータセレクタ７ｔｉデータ線Ｄ１上の信号を
選択する状態となる。
これと並行して命令カウンタ９には信号線Ｃを介して初
期値が設定される。この初期値は、信号線αとシステム
バス６を介してメモリ制御装置２に読取られ、主メモリ
１の該当アドレスのマクロ命令がシステムバス６を介し
て命令レジスタ１ｏに転送され、命令カウンタ９の内容
がカウントアツプされる。命令レジスタ１０に分岐命令
が転送された場合には、対応のマイクロプログラムによ
り命令カウンタ９には分岐先アドレスが設定される。
期値が設定される。この初期値は、信号線αとシステム
バス６を介してメモリ制御装置２に読取られ、主メモリ
１の該当アドレスのマクロ命令がシステムバス６を介し
て命令レジスタ１ｏに転送され、命令カウンタ９の内容
がカウントアツプされる。命令レジスタ１０に分岐命令
が転送された場合には、対応のマイクロプログラムによ
り命令カウンタ９には分岐先アドレスが設定される。
主メモリ１からシステムバス３を介して命令レジスタ１
０に転送されたマクロ命令は、データセレクタ７に連な
るデータ線Ｄ１上に出力される。
０に転送されたマクロ命令は、データセレクタ７に連な
るデータ線Ｄ１上に出力される。
データセレクタ７に、信号？１Ｊｓ２上に論理の１１１
が出力されているため、データ線Ｄ１上のマクロ命令を
選択し、これをマクロ命令デコーダ８に入力させる。こ
れを受けたマクロ命令デコーダ８は、このマクロ命令を
デコードしてマイクロプログラム・エントリアドレスを
出力し、マクロ命令に対応したマイクロプログラム・ア
ｒ゛レスに制御が渡る。このようにしてマクロ命令が実
行される。上記マクロ命令の取出しからマイクロプログ
ラムに制御が渡るまでの動作は、マクロ命令フェッチと
称される。
が出力されているため、データ線Ｄ１上のマクロ命令を
選択し、これをマクロ命令デコーダ８に入力させる。こ
れを受けたマクロ命令デコーダ８は、このマクロ命令を
デコードしてマイクロプログラム・エントリアドレスを
出力し、マクロ命令に対応したマイクロプログラム・ア
ｒ゛レスに制御が渡る。このようにしてマクロ命令が実
行される。上記マクロ命令の取出しからマイクロプログ
ラムに制御が渡るまでの動作は、マクロ命令フェッチと
称される。
マクロ命令の実行すなわち対応のマイクロプログラムの
実行が終了すると、７エツチ先指定レジスタ６の内容が
変更されておらずかつ割込みマスクレジスタ１３への割
込み信号入力がない場合には、命令カウンタ９に保持さ
れている主メモリ１のアドレスから次のマクロ命令フェ
ッチが行なわれる。割込みマスクレジスタ１３への割込
みが受付けられた場合には、命令カウンタ９の内容が待
避され友のち、割込み処理プログラムの先頭アドレスが
命令カウンタ９に設定され、以後割込み処理プログラム
を記述するマクロ命令群が主メモリ１から順次フェッチ
され実行される。割込み処理プログラムが終了すると待
避されていた命令カウンタ９の内容が再設定され、対応
の主メモリ１のアドレスから次のマクロ命令が７エツチ
され実行される。このようにして、マクロ命令群で記述
され主メモリ１に格納された応用プログラムが実行され
る。
実行が終了すると、７エツチ先指定レジスタ６の内容が
変更されておらずかつ割込みマスクレジスタ１３への割
込み信号入力がない場合には、命令カウンタ９に保持さ
れている主メモリ１のアドレスから次のマクロ命令フェ
ッチが行なわれる。割込みマスクレジスタ１３への割込
みが受付けられた場合には、命令カウンタ９の内容が待
避され友のち、割込み処理プログラムの先頭アドレスが
命令カウンタ９に設定され、以後割込み処理プログラム
を記述するマクロ命令群が主メモリ１から順次フェッチ
され実行される。割込み処理プログラムが終了すると待
避されていた命令カウンタ９の内容が再設定され、対応
の主メモリ１のアドレスから次のマクロ命令が７エツチ
され実行される。このようにして、マクロ命令群で記述
され主メモリ１に格納された応用プログラムが実行され
る。
応用プログラムの実行が進み、制御プログラムを呼出す
マクロ命令（以下「ＳｒＣ命令」と称する。）がフェッ
チされると、マクロ命令デコーダ８はこのＳｒＣ命令に
対応したマイクロプログラムを実行し、４１号線Ｓ６を
介してフェッチ先指定レジスタ６に論理の“Ｏ”を設定
する。この結果、信号線Ｓ１には調理の″０”が出力さ
れて命令カウンタ９が無効になり、一方侶号＃ ５１に
は論理の°１″が出力スフするロック状態となる。更に
信号線Ｓ２に論理の“０″が出力され、データセレク・
り７はデータ線Ｄ２上の信号を選択する状態となる。こ
れと並行して、命令カウンタ１１にはＳｒＣ命令によっ
て指定された尚速メモリ４のアドレスが信号線ｄを介し
て設定される。このアドレスは信号線すを介してメモリ
制御装置５に読取られ、高速メモリ４０し当アドレスの
マクロ命令が命令レジスタ１２に転送され、デー−線Ｄ
２に出力される。
マクロ命令（以下「ＳｒＣ命令」と称する。）がフェッ
チされると、マクロ命令デコーダ８はこのＳｒＣ命令に
対応したマイクロプログラムを実行し、４１号線Ｓ６を
介してフェッチ先指定レジスタ６に論理の“Ｏ”を設定
する。この結果、信号線Ｓ１には調理の″０”が出力さ
れて命令カウンタ９が無効になり、一方侶号＃ ５１に
は論理の°１″が出力スフするロック状態となる。更に
信号線Ｓ２に論理の“０″が出力され、データセレク・
り７はデータ線Ｄ２上の信号を選択する状態となる。こ
れと並行して、命令カウンタ１１にはＳｒＣ命令によっ
て指定された尚速メモリ４のアドレスが信号線ｄを介し
て設定される。このアドレスは信号線すを介してメモリ
制御装置５に読取られ、高速メモリ４０し当アドレスの
マクロ命令が命令レジスタ１２に転送され、デー−線Ｄ
２に出力される。
データセレクタ７は、信号線Ｓ２上に論理の“０”が出
力されているため、データ線Ｄ２上のマクロ命令を命令
デコーダ８に入力きせ、命令デコーダ８は対応のマイク
ロプログラムを実行する。０５号がマスクされ、制御プ
ログラムは中断されることなく連続的に実行される。制
御プログラムの実行の終了は応用プログラムへの戻り制
御を行なうマクロ命令（ｒｉｒＮ命令」等）が７エツチ
され、マクロ命令デコーダ８により対応のマイクロプロ
グラムが実行され、フェッチ先指定レジスタ６に論理の
＠ぜが設定され、命令カウンタ９に初期値が設定される
ことによシ行なわれる。これによって割込みがアンロッ
クされ、主メモリ１からのマクロ命令フェッチと実行が
行なわれる。
力されているため、データ線Ｄ２上のマクロ命令を命令
デコーダ８に入力きせ、命令デコーダ８は対応のマイク
ロプログラムを実行する。０５号がマスクされ、制御プ
ログラムは中断されることなく連続的に実行される。制
御プログラムの実行の終了は応用プログラムへの戻り制
御を行なうマクロ命令（ｒｉｒＮ命令」等）が７エツチ
され、マクロ命令デコーダ８により対応のマイクロプロ
グラムが実行され、フェッチ先指定レジスタ６に論理の
＠ぜが設定され、命令カウンタ９に初期値が設定される
ことによシ行なわれる。これによって割込みがアンロッ
クされ、主メモリ１からのマクロ命令フェッチと実行が
行なわれる。
上述の実施例においては、命令カウンタ９と１１、命令
レジスタ１０と１２を主メモリ用と高速メモリ用に分離
して設けたが、これらを共用する構成とすることもでき
る。
レジスタ１０と１２を主メモリ用と高速メモリ用に分離
して設けたが、これらを共用する構成とすることもでき
る。
以上詳細に藪明したように、本発明は応用プログラム格
納用主メモリとＯ５の制御プログラム格納用高速メモリ
を別個に設け、更にマクロ命令のフェッチ先を指定する
レジスタを設けてその内容をマイクロ命令で操作可能に
する構成であるから、従来方式におけるプリ７エツチバ
ツフアやキャッシュメモリ等を備えることなく、Ｏ５の
制御プログラムの７工ツチ速度を従来以上に高速化でき
、また従来方式のブリフェッチバッファ等を併用する場
合には−ｊ−の高速化を達成できる利点がある。
納用主メモリとＯ５の制御プログラム格納用高速メモリ
を別個に設け、更にマクロ命令のフェッチ先を指定する
レジスタを設けてその内容をマイクロ命令で操作可能に
する構成であるから、従来方式におけるプリ７エツチバ
ツフアやキャッシュメモリ等を備えることなく、Ｏ５の
制御プログラムの７工ツチ速度を従来以上に高速化でき
、また従来方式のブリフェッチバッファ等を併用する場
合には−ｊ−の高速化を達成できる利点がある。
また制御プログラムと応用プログラムの火打環境を分離
するための実行レベルやモードが不要となるため、Ｏ５
の構造が簡単になると共に両プログラム■］の実行制御
の切替えを高速化できる利点がある。従って本発明は応
用プログラムと制御プログラムの連係（呼出し）が密な
構造のソフトウェアはど大きな効果が奏される。
するための実行レベルやモードが不要となるため、Ｏ５
の構造が簡単になると共に両プログラム■］の実行制御
の切替えを高速化できる利点がある。従って本発明は応
用プログラムと制御プログラムの連係（呼出し）が密な
構造のソフトウェアはど大きな効果が奏される。
マスクする構成であるから、割込み制御プログラムとＯ
５の制御プログラム相互間で共有されるデータの排他制
御が極めて簡易化され、Ｏ５の構造が簡易となる利点が
ある。
５の制御プログラム相互間で共有されるデータの排他制
御が極めて簡易化され、Ｏ５の構造が簡易となる利点が
ある。
また本発明によれば、主メモリが故障しても高速メモリ
が正常である限シ制御プログラムが実行できるので、故
障時の処理が保障され、信頼性の高いシステムが実現で
きるという利点がある。
が正常である限シ制御プログラムが実行できるので、故
障時の処理が保障され、信頼性の高いシステムが実現で
きるという利点がある。
図は本発明の一実施例の構成ブロック図である。
１・・・主メモリ、６・・・システムバス、４・・・高
速メモリ、６・・・７エツチ先指定レジスタ、７・・・
データセレクタ、８・・・マクロ命令デコーダ、９，１
１・・・命令カウンタ、１０．１２・・・命令レジスタ
、１３・・・割込みマスクレジスタ。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士玉蟲久五部（外５名）
速メモリ、６・・・７エツチ先指定レジスタ、７・・・
データセレクタ、８・・・マクロ命令デコーダ、９，１
１・・・命令カウンタ、１０．１２・・・命令レジスタ
、１３・・・割込みマスクレジスタ。 特許出願人 富士電機製造株式会社（外１名）代理人弁
理士玉蟲久五部（外５名）
Claims (1)
- 【特許請求の範囲】 マクロ命令群から構成される応用プログラムを格納する
主メモリ、マクロ命令群から構成されるψ オペレーテイグ・システ１の制御プログラムを格納する
高速メモリ、前記主メモリ及び高速メモリのいずれから
マクロ命令を７エツチするかを指定するフェッチ先指定
レジスタ、ならびに、該フエ割込みをマスクする割込み
マスクレジスタを備え、前記フェッチ先指定レジスタの
内容をマイクロ茄令により操作することを特徴とするマ
クロ命令フェッチ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002182A JPS58176752A (ja) | 1982-04-10 | 1982-04-10 | マクロ命令フエツチ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6002182A JPS58176752A (ja) | 1982-04-10 | 1982-04-10 | マクロ命令フエツチ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58176752A true JPS58176752A (ja) | 1983-10-17 |
Family
ID=13129986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6002182A Pending JPS58176752A (ja) | 1982-04-10 | 1982-04-10 | マクロ命令フエツチ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58176752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801775A (en) * | 1995-07-17 | 1998-09-01 | Nec Corporation | Moving picture compression using cache memory for storing coding instructions |
-
1982
- 1982-04-10 JP JP6002182A patent/JPS58176752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5801775A (en) * | 1995-07-17 | 1998-09-01 | Nec Corporation | Moving picture compression using cache memory for storing coding instructions |
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