JPH01102653A - マイクロ・プログラム制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロ・てログラム制御方式に関し、特にマ
イクロ・プログラムのデバグ方法に関する。

〔従来の技術〕

マイクロ・プログラム制御方式を用いたマイクロ・プロ
セッサなどの情報処理装置に要求される機能が高度で複
雑なものになるにつれ、マイクロ・プログラムも高機能
化のために複雑なものになってきている。とくにマイク
ロ・プロセッサにおいてマイクロ・プログラムは制御記
憶の容量を大幅に増加させることが困難であるため、マ
イクロ・プログラムのレベルでのサブルーチンを有効に
利用する。つまシ機能を分割して共通サブルーチンとし
、検数のマイクロ・プロシージャが一つの共通サブルー
チンを必要なときに呼出すことによって制御記憶の容量
の増加を防止している。しかし、一つのマイクロ・プロ
シージャはいくつかの共通サブルーチンを、引数を用い
て呼出して使用すること、呼出された共通サブルーチン
もまた他のサブルーチンを呼出していること（ネスティ
ング）、制御記憶にたいするアドレス（マイクロ・アド
レス）を直接監視することが困難であること、などの理
由により特にマイクロ・プログラムのデバグは困難にな
ってきている。

第７図はマイクロ・プロセッサの制御記憶に対制御方式
を採用しているマイクロ・プロセッサは互いに重なシの
ない２つのクロックＣＬＫＩ、ＣＬＫ２にもとすいて動
作するものとする。

７００は以下に説明する従来のマイクロ・プログラム制
御方式を実施しているマイクロ・プロセッサ、７０１は
制御記憶、７０２は制御記憶からの出力を１．５クロツ
ク遅延させるためのラッチ、７０３はＣＬＫ２同期のマ
イクロ・デコーダ、７０４はデコーダ７０３においてサ
ブルーチン・コール命令がデコードされたときにアクテ
ィブになる信号、７０５はデコーダ７０３においてサブ
ルーチンからのリターン命令がデコードされたときにア
クティブになる信号である。７０６はデコーダからの２
本の信号７０４．７０５により制御されるマイクロ・ア
ドレス制御部、７０７は制御記憶７０１へのマイクロ・
アドレスを保持するレジスタの４−本からなるレジスタ
群で、その内容はＣＬＫＩ同期で変化し、それぞれＭＡ
ＲＯ，ＭＡＲＩ。

ＭＡＲ２、ＭＡＲ３と呼ぶ。７０８はレジスタ群７０７
の中のどのレジスタからの出力を選んで制御記憶７０１
／＞のアドレスとして出力するかをＣＬＫＩ同期で決定
するセレクタで、７０９はセレクタ７０８から出力され
たアドレスを制御記憶に供給するアドレス信号路である
。７１０はマイクロ・アドレス制御部７０６から出力さ
れるレジスタ群７０７への４本のストローブ信号で、ど
のレジスタにたいしてストローブを発生するかを制御す
る。このストローブ信号はＣＬＫＩのノ１イ期間と同じ
期間だけアクティブになる。７１１はセレクタ７０８へ
の制御信号で、ＣＬＫＩ同期である。７１２は制御記憶
７０１にたいして出力されたＣＬＫＩ同期のマイクロ・
アドレスを信号路７０９から入力し、１だけインクリメ
ントしてＣＬＫ２同期にする加算器、７１３は加算器７
１２からの出力信号路である。７１４はレジスタ群７０
７の入力セレクタで、加算器７１２からの出力信号７１
３、その他のＣＬＫ２同期の信号７１５を入力とし、デ
コーダ７０３からのＣＬＫ２同期の制御信号７１６によ
って入力信号の中から１系統をＣＬＫ２同期で選んで信
号路７１７に出力する。

第８図はマイクロ・アドレス制御部７０６の内部の構造
を示す図である。８０１はアップ・ダウン・カウンタで
、マイクロ・プロセッサ７００全体のリセット信号８０
２がアクティブになるとＯにクリアされ、デコーダ７０
３においてサブルーチン・コール命令がデコードされた
ことを示す信号７０４がアクティブになる度にその立上
がシエッヂで１ずつカウント・アップし、デコーダ７０
３においてサブルーチンからのリターン命令がデコード
されたことを示す信号７０４がアクティブになる度に七
の立上がシエッヂで１ずつカウント・ダウンする。レジ
スタ群７０７の中から１つのレジスタを指すポインタと
してカウンタ８０１を使用する。レジスタ群７０７には
４本レジスタがあるのでカウンタ８０１ｐ２ビット幅で
ある。８０３はカウンタ８０１の出力信号路である。８
０６はり７０８への制御信号８０７とレジスタ群７０７
へのストローブ信号７１０を生成する。制御信号８０７
はラッチ８０８によｆｉｃＬＫ１同期にしてレジスタ群
７０７へのセレクト信号７１１にする。

である。いまレジスタ群７０７のなかのＭＡＲＯが使用
されているとし、ＭＡＲＯにはマイクロ・アドレスＰが
保持されていたとする。ＭＡＲｏが使用されているとき
カウンタ８０１はＯを出力している。セレクタ７０８は
セレクト信号７１１によ、９ＭＡＲＯからの出力を選ん
で制御記憶７０１にたいしてＣＬＫＩ同期で発行する。

制御記憶７０１からの出力を確実に１クロック間デコー
ダ７０３に供給するためにラッチ７０２でＬ５クロック
遅延させてＣＬＫ２でデコーダ７０３に供給される。こ
のあいだにアドレス信号路７０９上に出力されていたア
ドレスＰは、加算器７１２で１だけインクリメントされ
てＰ＋１となって入力セレクタ７１４に入力され、セレ
クト信号７１６により加算器７１２からの値が選択され
てストローブ信号７１０によってＭＡＲＯに格納される
。つまシアドレス信号路７０９にアドレスＰ＋１が出力
されているときに、デコーダ７０３には制御記憶７０１
のアドレスＰの内容が供給されてデコードされる。

たとえばＭＡＲｏを使用しているときにデコーダ７０３
がサブルーチン・コール命令をデコードすると、信号７
０４がＣＬ　Ｋ　２同期でアクティブにな夛、それと同
時にコールしたサブルーチン先頭アドレスが入力セレク
タ７１４へ入力され、入力セレクタ７１４にたいする制
御信号７１６によりセレクタ７１４からは該サブルーチ
ン先頭アドレスＳが選ばれて出力される。信号７０４が
アクティブになるとカウンタ８０１がＣＬＫ２同期でカ
ウント・アップされて１を出力し、信号路８０３により
デコーダ８０６に伝達される。カウンタ８０１の変化し
たＣＬＫ２からの１クロック間にデコーダ８０６では、
第１１図に示すようＫＭＡＲｌにたいするストローブ信
号をアクティブにするとともにセレクタ７０８がＭＡＲ
Ｉの内容を選択する制御信号をアクティブにする。該制
御信号はラッチ８０８によりｃＬＫｘ同期になって制御
信号７１１になる。八１ＡＲ１にたいするストローブ信
号がアクティブになると、セレクタ７１４から出力され
ているサブルーチン先頭アドレスＳがＣＬＫＩ同期でＭ
ＡＲＩに保持され、同時に制御信号７１１によりセレク
タ７０８が、前記ストローブ信号によ、９ＭＡＲ１に保
持されたばかシのサブルーチン先頭アドレスＳを制御記
憶７０１にたいして出力することＫよ）、サブルーチン
・コールを行なう。

デコーダ７０３が制御記憶７０１のアドレスＰにあるサ
ブルーチン・コール命令をデコードしているときには、
前述のようにＭＡＲＯにはアドレスＰ＋１が保持されて
お、９、ＭＡＲＯにアドレスＰ＋１が保持されたつぎの
クロックでは、該サブルーチン・コール命令のデコード
によりＭＡＲＩにたいするストローブ信号がアクティブ
になってサブルーチン先頭アドレスＳがＭＡＲＩに保持
されるので、ＭＡＲＯに保持されたアドレスＰ＋１はリ
ターン・アドレスとして保存されていることになる。

つぎにリターン命令によるサブルーチンからのリターン
の方法をしめす。第９図のタイミング・チャートはサブ
ルーチンからのリターンを示したものである。たとえば
ＭＡＲＩを使用しているときにデコーダ７０３がアドレ
スＮにあるリターン命令をデコードすることを考える。

ＭＡＲＩを使用しているときにはカウンタ８０１は１を
出力している。またＭＡＲＩにはリターン命令のアドレ
スＮが保持されており、ＭＡＲＯにはリターン・アドレ
スＰ＋１が保持されているものとする。デコーダ７０３
がアドレスＮにあるリターン命令をデコードすると信号
７０５がＣＬＫ２同期でアクティブになってカウンタ８
０１がＣＬＫ２同期でカウント・ダウンされてＯとなる
。カウンタ８０１の出力は信号路８０３を介してデコー
ダ８０６に伝達される。カウンタ８０１の変化したＣＬ
Ｋ２０）とアクティブになっている信号７０５により、
セレクタ７０８がＭＡＲＯの内容を選択するための制御
信号を生成する。この制御信号はラッチ８０８によりＣ
ＬＫ１同期になって制御信号７１１になシ、セレクタ７
０８は、ＭＡＲ，０に保持されていたアドレスＰ＋１を
制御記憶７０１にたいして出力することにより、サブル
ーチンからのリターンを行なう。

このようなマイクロ・プログラム制御方式を採用してい
るマイクロ・プロセッサのマイクロ・プログラムをデバ
グする方法として従来からマイクロ・アドレスの全ビッ
トを直接監視するアドレス・トラップ法があった。この
方法は信号路７０９上のマイクロ・アドレスが既知のア
ドレスと一致しているか否かを常に監視し、一致した場
合には割込みなどの手段によってデバグ・ルーチンを起
動するものであった。

〔発明が解決しようとする問題点〕

従来のマイクロ・アドレスを直接監視するアドレス・ト
ラップ法は、マイクロ・アドレスの全ビットを直接監視
するため、マイクロ・アドレスのビット要分の比較器と
、トラップをおこすアドレスを格納するためのレジスタ
のような手段と、該レジスタの内容を書き換えるための
手段とを有し、マイクロ・アドレスと該レジスタの内容
とを比較器の入力とし、比較器での比較結果により制御
を変えてトラップを発生させるのに、多量のハードウェ
アが必要であるという欠点がある。

〔発明の従来技術に対する相違点〕

上述した従来のマイクロ・アドレスを直接監視するアド
レス・トラップ法に対し、本発明はマイクロ・アドレス
の全ビットを直接監視するのではなく、マイクロ・アド
レス・スタックの動作を監視してトラップを発生させる
という相違点を有する。

〔問題点を解決するための手段〕

マイクロ・プログラムのサブルーチンの呼出し後膣サブ
ルーチンを呼出したルーチンへの復帰の際に必要なマイ
クロ・アドレスを一時的に退避するハードウェア・スタ
ックを用いているマイクロプロセッサにおけるマイクロ
・プログラム制御方式において、該スタックの任意のレ
ベルを指定するレベル指定手段と、該レベル指定手段の
内容と前記スタックのレベルとを比較する手段と、予め
定められたマイクロ・アドレスを格納しておシ前記スタ
ックとは独立したレジスタ手段とを有し、前記サブルー
チンからの復帰マイクロ命令によって該サブルーチンを
呼出したルーチンへの復帰の際に、前記比較手段により
前記レベル指定手段で指定されたレベルのスタックを使
用しているサブルーチンからの復帰であることが検出さ
れたとき飄 に、該復帰によって元来使用される前記スタックのトッ
プに格納されているマイクロ・アドレス値を使用するか
わりに、前記レジスタ手段に格納されている予め定めら
れたマイクロ・アドレスを使用することによってマイク
ロ・アドレスを変更して制御記憶内の予じめ定めた処理
ルーチンへ制御を移すことを特徴とする。

〔実施例〕

第１図は本発明の第１の実施例を示すブロック図である
。

本マイクロ・プログラム制御方式を採用しているマイク
ロ・プロセッサーＯＯは互いに重なりのない２つのクロ
ックＣＬＫ１．ＣＬＫ２にもとずいて動作するものとす
る。

１０１は制御記憶、１０２は制御記憶からの出力を１．
５クロツク遅延させるためのラッチ、１０３はＣＬＫ２
同期のマイクロ・デコーダ、１０４はデコーダ１０３に
おいてサブルーチン・コール命令がデコードされたとき
にアクティブになる信号、１０５はデコーダ１０３にお
いてサブルーチンからのリターン命令がデコードされた
ときにアクティブになる信号である。１０６はデコーダ
からの２本の信号１０４．１０５により制御され、本発
明を実施しているマイクロ・アドレス制御部、１０７は
制御記憶１０１へのマイクロ・アドレスを保持するハー
ドウェア・スタックで４本のレジスタからなるレジスタ
群で、その内容はＣＬＫＩ同期で変化し、それぞれＭＡ
ＲＯ，ＭＡＲＩ、ＭＡＲ２゜ＭＡＡｓ２呼ぶ。１２０は
レジスタ群（スタック）１０７とは別に本発明で新たに
設けられた５番目のマイクロ・アドレス・レジスタでそ
の内容はＣＬＫＩ同期で変化し、ＭＡＲＴと呼ぶ。ＭＡ
ＲＴは制御記憶１０１内に予じめ設けられたデバグ・ル
ーチンの先頭アドレスＴをマイクロ・アドレスとして保
持しており、マイクロ・プロセッサ１００全体のリセッ
ト信号２０２がアクティブになると、デバグ・ルーチン
の先頭アドレスＴがＭＡ几、Ｔに設定される。１０８は
レジスタ群１０７とＭＡＲＴの５本のレジスタの中から
どのレジスタからの出力を選んで制御記憶１０１べのア
ドレスとして出力するかをＣＬＫＩ同期で決定するセレ
クタで、１０９はセレクタ１０８から出力されたアドレ
スを制御記憶に供給するアドレス信号路である。

１１０はマイクロ・アドレス制御部１０６から出力され
るレジスタ群１０７への４本のストローブ信号とＭＡＲ
Ｔへの１本の合計５本のストローブ信号で、どのアドレ
ス・レジスタにたいしてストローブを発生するかを制御
する。このストローブ信号はＣＬＫＩのハイ期間と同じ
期間だけアクティブになる。１１１はセレクタ１０８へ
の制御信号で、ＣＬＫ１同期である。１１２は制御記憶
１０１にたいして出力されたＣＬＫＩ同期のマイクロ・
アドレスを信号路１０９から入力して１だけインクリメ
ントし、ＣＬＫ２同期で出力する加算器、１１３は加算
器１１２からの出力信号路である。１１４はレジスタ群
１０７の入力セレクタで、加算器１１２からの出力信号
１１３、その他のＣ１，に２同期の信号１１５を入力と
し、デコーダ１０３からのＣＬＫ２同期の制御信号１１
６によって入力信号の中から１系統をＣＬＫ２同期で選
んで信号路１１７に出力する。１２１は本発明によプ新
たに設けられたレジスタでレジスタ群（スタック）１０
７０レベルを指定する。１２２はレジスタ１２１にデー
タを書込む信号路、１２３はレジスタ１２１からの出力
信号路、１２４はトラップを行なうか否かの動作を規定
する制御信号路である。

本実施例では１２２，１２４はマイクロ・プロセッサ１
００の外部端子から直接マイクロ・プロセッサ１００の
内部に入力する。

第２図はマイクロ・アドレス制御部１０６の内部の構造
と前記スタックのレベルを指定するレジスタ１２１との
接続関係を示す図である。２０１はアップ・ダウン・カ
ウンタで、前記レジスタ群（スタック）１０７のいずれ
かをレベルとして選択する信号を出力するためのもので
あシ、マイクロ・プロセッサ１００全体のシステムリセ
ット信号２０２がアクティブになるとＯにクリアされる
。

レジスタ群１０７には４本レジスタがあるのでカウンタ
２０１は２ビット幅である。２０３はカウンタ２０１の
出力信号路である。２０６はデコーダで、信号２０３，
１０５を入力して、第１０図に示すパターンに従ってデ
コードし、セレクタ１０８への制御信号２０７とレジス
タ群１０７とＭＡＲＴへのストローブ信号１１０を生成
する。

制御信号２０７はラッチ２０８によｆｉｃＬＫ１同期に
して出力セレクタ１０８への制御信号１１１とする。２
１１は本発明により新たに設けられた比較器で、カウン
タ２０１の出力であるレジスタ群（スタック）１０７を
選択する信号２０３をラッチ２１０で１クロツク遅延さ
せた信号と前記レジスタ１２１の出力であるレベル指定
信号１２３とを入力とし、２者の一致を検出すると出力
信号２１２をアクティブにする。２１３はトラップ用フ
リップ・フロップで、デコーダ１０３においてサブルー
チンからのリターン命令がデコードされたことを示す信
号１０５がアクティブになる度にその立上がシエツヂで
比較器２１１の出力信号２１２の状態を記憶する。また
フリップ・フロップ２１３は前記リセット信号２０２で
クリアされる。２１４はフリップ・７リツプ２１３の出
力信号で、論理積ゲート２１５と論理否定ゲート２１６
とに入力される。論理積ゲート２１５はフリップ・フロ
ップ２１３の出力信号２１４と前記制御信号１２４とを
入力として両者の論理積をとってデコーダ２０６にたい
して出力する。フリップ・７０ツブ２１３の出力信号２
１４は論理否定ゲート２１６により反転され、ラッチ２
１７によって１クロツク遅延され、信号路２１８を介し
て論理積ゲート２１９に入力される。論理積ゲート２１
９は、論理否定ゲート２１６により反転されラッチ２１
７によって１クロツク遅延されたトラップ用フリップ・
フロップ２１３の出力信号と、デコーダ１０３において
リターン命令がデコードされたことを示す信号１０５と
ＣＬＫ２信号２２０とを入力とし、３者の論理積をとっ
てカウンタ２０１のカウント・ダウンを制御する。２２
１は論理積ゲート２１９の出力信号である。２２２は論
理積ゲートで、デコーダ１０３においてサブルーチン・
コール命令がデコードされたことを示す信号１０４とＣ
ＬＫ２信号２２０とを入力とし、両者の論理積をとって
カウンタ２０１のカウント・アップを制御する。カウン
タ２０１は論理積ゲート２２２の出力がアクティブにな
る度にその立上がシエッヂで１ずつカウント、・アップ
し、論理積ゲート２１９の出力２２１がアクティブにな
る度にその立上がシエッヂで１ずろカウント・ダウンす
る。

第１図、第２図、第３図、第１０図を用いて本発明によ
るマイクロ・プログラムにたいするデバグの方法を説明
する。本発明によるマイクロ・プログラムにたいするデ
バグの方法は、マイクロ・プログラムの論理的−まとま
りであるサブルーチン単位でトラップを発生させるもの
である。つまりデパグの目標のサブルーチンがすブルー
チン・コール命令によって呼出され、該サブルーチンで
の処理が終了してリターン命令によってもとの処理系に
復帰するときにトラップを発生させて、マイクロ・プロ
グラム・レベルのデバグ・ルーチンを起動し、該デバグ
・ルーチンでの処理が終了すると、目標のサブルーチン
を呼出した処理系に復帰する。

第３図は本発明を説明するタイミング・チャートである
。デパグを行なわないときには、信号１２４をインアク
ティブに保っておく。デバグを行なう時には、信号１２
４をアクティブにし、目標のサブルーチンがレジスタ群
１０７のなかのどのレジスタを使用するかをレジスタ１
２１に書込んでおく。たとえば目標のすブルーチンがＭ
ＡＲｌを使用するときにはレジスタ１２１にレベル「１
」を書込んでおく。ＭＡＲＩを使用する目標のサブルー
チンはマイクロ・アドレスＰＫ６りたコール命令によっ
て呼出されたものとする。したがってＭＡＲＯには該サ
ブルーチンからのリターン・アドレスとしてＰ＋１が保
持されている。またフリップ・フロップ２１３は０を出
力しておシ、シたがって信号２１８はアクティブである
とする。

第３図にあるようにＭＡＲｌを使用する目標のサブルー
チンがコール命令によって呼出されて処理が始ると、カ
ウンタ２０１がカウント・アップされて１を出力するの
で、該サブルーチンからの復帰のためのリターン命令が
実行される直前では比較器２１１ではレジスタ１２１の
内容とカラｙり２０１の出力のラッチ２１０により１ク
ロック遅延された信号とが一致していることになる。カ
ウンタ２０１の出力はラッチ２１０により１クロック遅
れて比較器２１１に入力されるので、該サブルーチンか
らの復帰のためのリターン命令がデコーダ１０３でデコ
ードされて信号１０５がアクティブになっている期間ま
で、比較器２１１の出力信号２１２はアクティブになっ
ている。

ＭＡＲｌを使用する目標のサブルーチンでの処理が終了
し、アドレスＮにあるリターン命令を実行する時、つま
シデコーダ１０３が制御記憶１０１のアドレスＮにある
リターン命令をデコードすると信号１０５がアクティブ
になる。信号１０５の立上がクエッヂにおいてまずフリ
ップ・フロップ２１３に前記アクティブになっていた比
較器２１１の出力信号２１２が記憶される。したがって
信号２１４がアクティブになるが、信号２１４の変化は
ラッチ２１７によって１クロツク遅延されるので、信号
２１８はアクティブのままであｆｉ、ＣＬＫ２同期の信
号１０５０立上がシエッヂおよびＣＬＫ２の立上が）エ
ッヂによりカウンタ２０１がカウント・ダウンされてカ
ウンタ２０１はＯを出力する。前述のようにカウンタ２
０１の出力の変化もラッチ２１０によって１クロツク遅
延されるので、信号１０５の立上がシエッヂにおいて比
較器２１１では信号１０５の立上がシエッヂのｌクロッ
ク前のカウンタ２０１の出力とレジスタ１２１の内容が
比較されている。１クロツク遅延のためのラッチ２１０
はリターン命令が実行されたときにレジスタ群１０７の
どのレジスタを使用しているときのりターン命令であっ
たかを示しておシ、トラップを発生させるべき目標のサ
ブルーチンのリターン命令であったか否かを判別するた
めに必要である。ＣＬＫ２同期の信号１０５の立上がシ
ェッヂからの１クロツクの間、信号１０５がアクティブ
、ターンに従って出力セレクタ１０８にたいしてＭＡＲ
Ｔの内容を制御記憶１０１に出力させる制御信号を生成
する。従ってアドレス信号路１０９にはセレクタ１０８
からデバグ・ルーチンの先頭アドレスＴが出力されて制
御記憶１０１に入力される。つまシデコーダ２０６は信
号１０５がアクティブ、論理積ゲート２１５がアクティ
ブであることで目標のサブルーチンの実行が終了したこ
とを検出し、カウンタ２０１が０を示している（ＭＡＲ
，Ｑを指す）にも拘らず、出力セレクタ１０８にたいし
てＭＡＲＴの内容（デバグ・ルーチンの先頭アドレスＴ
）を制御記憶１０１に出力させることによりトラップを
起こして、デバグ・ルーチンを起動する。

制御記憶１０１のアドレ；、Ｎにあるリターン命令によ
るＣ　１．、　Ｋ　２同期の信号１０５の降下エッヂ後
は、比較器２１１にはカウンタ２０１が０になったこと
が１クロック遅れで伝達されるので比較器２１１の出力
信号２１２がインアクティブになプ、次に信号１０５が
アクティブになったとき、すなわちデバグ・ルーチンで
リターンが実行されたときに７リツプ・７０ツブ２１３
に信号２１２がインアクティブであることが保持される
。また論理積ゲート２１９には７リツプ・フロップ２１
３が１になっていたことが１クロック遅れで伝達され、
信号路２１８はインアクティブになる。デコーダ２０６
は信号１０５がインアクティブになっても論理積ゲート
２１５からアクティブな信号が入力されている間、第１
０図に従ってカウンタ２０１の出力に拘らず出力セレク
タ１０８にたいしてＭＡＲＴの内容を制御記憶１０１に
出力させる制御信号１１１と、信号路１０９に出力され
たＭＡＩＬＴの内容を加算器１１２によってインクリメ
ントした値を再びＭＡＲＴに保持させるためのＭＡＲＴ
へのストローブ信号１１０を生成する。

つまシ論理積ゲート２１５からアクティブな信号がデコ
ーダ２０６に入力されている間、ＭＡＲＴの内容が１ず
つインクリメントされながらアドレスとして制御記憶１
０１にたいして出力され、デパグ・ルーチンによる処理
が続けられる。

デバグ・ルーチンで制御記憶１０１のアドレスＴ＋１に
あるリターン命令が実行されたとき、すなわちデコーダ
１０３で制御記憶１０１のアドレスＴ＋１にあるリター
ン命令がデコードされると、信号１０５がアクティブに
なる。信号１０５の立上がシエッヂにおいてまずフリッ
プ・フロップ２１３に前記インアクティブになっていた
比較器２１１の出力信号２１２が記憶される。したがっ
て信号２１４がインアクティブになるが、信号２１４の
変化はラッチ２１７によって１クロツク遅延されるので
、信号２１８はインアクティブのままである。論理積ゲ
ー）２１９において信号１０５の立上がシエッヂおよび
ＣＬＫ２の立上がシエッヂはインアクティブな信号２１
８によってマスクされるので、カウンタ２０１はカウン
ト・ダウンされない。本例ではＯを出力したままである
。１クロツク遅延のためのラッチ２１７はデバグ・ルー
チンからの復帰のときにカウンタ２０１をカウント・ダ
ウンすることを防ぐために必要である。前述のようにカ
ウンタ２０１の出力の変化もラッチ２１０によって１ク
ロツク遅延されるので、アドレスｊ＋１のリターン命令
による信号１０５の立上がシェッヂにおいて比較器２１
１では信号１０５の立上がシェッヂの１クロツク前のカ
ウンタ２０１の出力とレジスタ１２１の内容が比較され
ている。アドレスＴ＋１のリターン命令によるＣＬＫ２
同期のｉ号１０５の立上がシェッヂからの１クロツクの
間、信号１０５がアクティブ、カウンタ２０１が０、論
理積ゲート２１５がインアクティブとなるので、デコー
ダ２０６は第１０図のパターンに従って出力セレクタ１
０８にたいしてＭＡＲ０の内容を制御記憶１０１に出力
させる制御信号を生成する。従ってアドレス信号路１０
９にはＭＡＲＯに保持されていたアドレスＰ＋１がセレ
クタ１０８から出力されて制御記憶１０１に入力される
。つまシデコーダ２０６はアドレスＴ＋１のリターン命
令による信号１０５がアクティブで、論理積ゲート２１
５がインアクティブであることによりブバグ・ルーチン
の実行が終了したことを検出して再びトラップを起こし
、カウンタ２０１の値に従って出力セレクタ１０８にた
いして、該トラップが発生しなければアドレスＮにあっ
たリターン命令により本来復帰すべきアドレスＰ＋１を
保持しているＭＡＲＯの内容をデバグ・ルーチンからの
復帰アドレスとして制御記憶１０１に出力させることに
より、デパグ・ルーチンからの復帰を行なう。

本発明を実施する際に作成するマイクロ・プログラムの
デバグ・ルーチンは、たとえばマイクロ・プロセッサ１
００内のマイクロ・プログラムによって読むことのでき
るレジスタ等の資源の内容ｔ−マイクロ・プロセッサ１
００の外部メモリの特定のアドレスに書き出すようなプ
ログラムが考えられる。

また本発明によるデバグの方法を簡単に説明する。ここ
ではマイクロ・プロセッサ１００はブリフェッチをおこ
なわず、１マクロ命令の実行、つま＃）１マイクロ・プ
ロシージャの実行が終了してから次のマクロ命令の７エ
ツチが行なわれるものとする。デバグを行なうときには
マイクロ・プログラムのリストとマクロ命令のリストを
使用する。

目標とするマイクロ・サブルーチンを含むマクロ命令が
マイクロ・プロセッサ１００の外部メモリのどのアドレ
スにあるかを調べ、たとえばマイクロ・プロセッサ１０
０の外部でアドレス・トラップ法により該マクロ命令を
フェッチするときに本発明によ勺新たに設けられた端子
１２４をアクティブにするような外部付加回路を設ける
。また該マクロ命令（てたいするマイクロ・プロシージ
ャにおいて目標とするマイクロ・サブルーチンが使用す
るマイクロ・アドレス・スタックのレベルを予想して、
前述のように本発明により新たに設けられた端子１２２
Ｋｉ＆マイクロ・アドレス・スタックのレベルを示す情
報を入力する。以上の準備の後マイクロ・プロセッサ１
００をリセットしてマクロ・レベルのプログラムを実行
すると、前述のように目標とするマイクロ・すブルーチ
ンからのリターン命令実行時にトラップが発生し、マイ
クロ・プログラムのデバグ・ルーチンが起動されてマイ
クロ・プロセッサ１００内部のレジスタ等の資源の内容
をマイクロ・プロセッサ１００の外部メモリの特定のア
ドレスに書き出される。該外部メそりの特定のアドレス
の内容を検討することによりブバグを行なう。

第４図、第５図、第６図は本発明の第２の実施例を示す
ブロック図および波形図である。

第４図において第１図との相違点は４０２，４０３゜４
０６．４３０，４３１，４３２である。４０２は制御記
憶１０１からの出力とマイクロ・アドレス制御部４０６
からの出力信号の１つの４３１とを入力とし、該入力を
１．５クロツク遅延させるだめのラッチ、４３２は信号
４３１がラッチ４０２によって１．５クロツク遅延させ
られた信号、４０３はラッチ４０２によって１．５クロ
ツク遅延させられた制御記憶１０１からの出力と信号４
３２とを入力してデコードするマイクロ命令デコーダで
ある。

デコーダ４０３では、サブルーチンからのリターン・マ
イクロ命令のデコードの際に信号４３２がインアクティ
ブであるときには信号１０５をアクティブ、信号４３０
をインアクティブにし、信号４３２がアクティブである
ときには信号１０５をインアクティブ、信号４３０をア
クティブにする。

第５図はマイクロ・アドレス制御部４０６の内部色レジ
スタ１２１ルジスタ１２１への書込み信号路１２２、レ
ジスタ１２１の出力信号路１２３との接続関係を示して
いる。第５図において第２図との相違点は５２０，５２
１，５２２，５２３，５３０゜５３１．４３０，４３１
である。５２０は論理積ゲートで信号１０５およびＣＬ
Ｋ２（信号２２０）を入力とし信号５２１を出力してカ
ウンタ２０２のカウント・ダウンを制御する。５２２は
論理積ゲートで信号１０４およびＣＬＫ２（信号２２０
）を入力とし信号５２３を出力してカウンタ２０２のカ
ウント・アップを制御する。５３０は信号１０５および
信号４３０を入力とする論理和ゲートで、フリップ・フ
ロップ２１３のストローブ信号５３１を生成する。

第６図は本発明を説明するタイミング・チャートである
。デバグを行なわないときには、信号１２４をインアク
ティブに保っておく。デバグを行なう時には、信号１２
４をアクティブにし、目標のサブルーチンがレジスタ群
１０７のなかのどのレジスタを使用するかをレジスタ１
２１に書込んでおく。たとえば目標のすブルーチンがＭ
ＡＲｌを使用するときＫはレジスタ１２１に１を書込ン
テオく。ＭＡＲｌを使用する目標のサブルーチンはマイ
クロ・アドレスＰにあったコール命令によって呼出され
たものとする。したがってＭＡＲＯには該サブルーチン
からのリターン・アドレスとしてＰ＋１が保持されてい
る。また７リツプ・フロップ２１３は０を出力しておシ
、シたがって論理積ゲート２１５の出力信号４３１はイ
ンアクティブであるとする。

第６図にあるようにＭＡＲｌを使用する目標のサブルー
チンがコール命令によって呼出されて処理が始ると、カ
ウンタ２０１がカウント・アップされてｌを出力するの
で、該サブルーチンからの復帰のためのリターン命令が
実行される直前では比較器２１１ではレジスタ１２１の
内容（１）とカウンタ２０１の出力信号２０３のラッチ
２１０によ）１クロツク遅延された信号とが一致してい
ることになる。従って制御記憶１０１のアドレスＮにあ
る該サブルーチンからの復帰のためのリターン命令がデ
コーダ１０３でデコードされる期間まで、比較器２１１
の出力信号２１２はアクティブになっているが、ストロ
ーブ信号５３１がアクティブになるまではフリップ・７
０ツブ２１３の出力信号２１４はインアクティブである
ので、論理積ゲート２１の出力４３１はインアクティブ
である。

ＭＡＲＩを使用する目標のサブルーチンでの処理が終了
し、アドレスＮにある該サブルーチンからの復帰のため
のリターン命令コードがラッチ４０２人力される時に同
時に該ラッチ４０２にはインアクティブの信号４３１が
入力され、１．５クロツク遅延されてデコーダ４０３に
入力される。

したがって、デコーダ４０３が制御記憶１０１のアドレ
スＮにあるリターン命令をデコードすると信号１０５が
アクティブになシ信号４３０はインアクティブのままで
ある。信号１０５の立上がシエッヂにおいて論理和ゲー
ト５３０を介して、まずフリップ・フロップ２１３に前
記アクティブになっていた比較器２１１の出力信号２１
２が記憶されて信号２１４がアクティブになる。同時に
ＣＬＫ２同期の信号１０５の立上がシエッヂおよびＣＬ
Ｋ２の立上がシエッヂが論理積ゲー）５２０に入力され
てカウンタ２０１がカウント・ダウンされ、カウンタ２
０１は０を出力する。前述のようにカウンタ２０１の出
力信号２０３の変化はラッチ２１０によって１クロツク
遅延されるので、信号１０５０立上が）エッヂにおいて
比較器２１１では信号１０５の立上がシエッヂの１クロ
ツク前のカウンタ２０１の出力とレジスタ１２１の内容
が比較されている。１クロツク遅延のためのラッチ２１
０はリターン命令が実行されたときにレジスタ群１０７
のどのレジスタを使用しているときのリターン命令であ
ったかを示しておシ、トラップを発生させるべき目標の
サブルーチンのリターン命令であったか否かを判別する
ために必要である。ＣＬＫ２同期の信号１０５の立上が
シエッヂからの１クロツクの間、信号１０５がアクティ
ブ、カウンタ２０１がＯ１論理積ゲート２１５の出力信
号４３１がアクティブとなるので、デコーダ２０６は第
１０図のパターンに従って出力セレクタ１０８にたいし
てＭＡＲ，Ｔの内容を制御記憶１０１に出力させる制御
信号を生成する。従ってアドレス信号路１０９にはセレ
クタ１０８からデパグ・ルーチンの先頭アドレスＴが出
力されて制御記憶１０１に入力される。つま９デコーダ
２０６は信号１０５がアクティブ、論理積ゲート２１５
の出力信号４３１がアクティブであることで目標のサブ
ルーチンの実行が終了したことを検出し、カウンタ２０
１が０を示している（ＭＡＲＱを指す）にも拘らず、出
力セレクタ１０８にたいしてＭＡＲＴの内容（デバグ・
ルーチンの先頭アドレスＴ）を制御記憶１０１に出力さ
せることによりトラップを起こして、デバグ・ルーチン
を起動する。

制御記憶１０１のアドレスＮにあるリターン命令による
ＣＬＫ２同期の信号１０５の降下エッヂ後は、比較器２
１１にはカウンタ２０１が０になったことが１クロック
遅れで伝達されるので比較器２１１の出力信号２１２が
インアクティブになるが、次にストローブ信号５３１が
アクティブになるまでは信号２１４がアクティブ従って
論理積ゲート２１５の出力信号４３１がアクティブのま
まである。デコーダ２０６は信号１０５がインアクティ
ブになっても論理積ゲート２１−５の出力信号４３１が
アクティブである間、第１０図に従ってカウンタ２０１
の出力に拘らず出力セレクタ１０８にたいしてＭＡＲＴ
の内容を制御記憶１０１に出力させる制御信号１１１と
、信号路１０９に出力されたＭＡＲＴの内容を加算器１
１２によってインクリメントした値を再びＭＡＲＴに保
持させるためのＭＡＲ，Ｔへのストローブ信号１１０ｅ
生成する。つまシ論理積ゲート２１５の出力信号４３１
がアクティブである間、ＭＡＲＴの内容が１ずつインク
リメントされながらアドレスとして制御記憶１０１にた
いして出力され、デバグ・ルーチンによる処理が続けら
れる。

デパグ・ルーチンでの処理が終了し、アドレスＴ＋ＩＫ
ある該デバグ・ルーチンからの復帰のためのリターン命
令コードがラッチ４０２人力される前に同時に該ラッチ
４０２にはアクティブの信号４３１が入力され、１．５
クロツク遅延されてデコーダ１０３に入力される。した
がって、デコーダ４０３が制御記憶１０１のアドレスＴ
＋１にあるリターン命令をデコードすると信号１０５が
インアクティブで信号４３０がアクティブになる。

信号４３０の立上がシエッヂにおいてまずフリップ・フ
ロップ２１３に前記インアクティブになっていた比較器
２１１の出力信号２１２が記憶されて信号２１４がイン
アクティブになる。このとき信号ｊ０４，１０５はイン
アクティブであるのでカウンタ２０１は変化しない。前
述のようにカウンタ２０１の出力の変化もラッチ２１０
によって１クロツク遅延されるので、アドレスＴ＋１の
リターン命令による信号４３０の立上がシエツヂにおい
て比較器２１１では信号４３０の立上がシエッヂの１ク
ロツク前のカウンタ２０１の出力信号２０３　（０）と
レジスタ１２１の内容（１）が比較されている。アドレ
スＴ＋１のリターン命令によるＣＬＫ２同期の信号４３
０の立上がシエッヂからの１クロツクの間、信号１０５
がインアクティブ、信号４３０がアクティブ、カウンタ
２０１が０、論理積ゲート２１５の出力信号４３１がイ
ンアクティブとなるので、デコーダ２０６は第１θ図の
パターンに従って出力セレクタ１０８にたいしてＭＡＲ
Ｏの内容を制御記憶１０１に出力させる制御信号を生成
する。従ってアドレス信号路１０９にはＭＡＲＱに保持
されていたアドレスＰ＋１がセレクタ１０８から出力さ
れて制御記憶１０１に入力される。つマクアドレスＴ＋
１のリターン命令コードと論理積ゲート２１５のアクテ
ィブな出力信号４３１がラッチ４０２に入力されてデコ
ーダ４０３でデコードされたときに、デバグ・ルーチン
の実行が終了したことが検出され再びトラップが発生し
、カウンタ２０１の値（０）に従って出力セレクタ１０
８にたいして、該トラップが発生しなければアドレスＮ
に６ったリターン命令により本来復帰すべきアドレスＰ
＋１を保持しているＭＡＲＯの内容をデバグ・ルーチン
からの復帰アドレスとして制御記憶１０１に出力させる
ことにより、デバグ・ルーチンからの復帰を行なう。

〔発明の効果〕

以上説明したように本発明は、マイクロ・アドレスを直
接監視するのではなく、マイクロ・アドレス・スタック
の動作を監視してマイクロ・プログラムの論理的な−ま
とまルであるサブルーチンからの復帰時にトラップを発
生することにより、トラップ発生のためのハードウェア
の増加を最小限に抑えて、かつ効果的なデバグを行なう
ことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は第１図のマイクロ・アドレス制御部１０６およびレ
ジスタ１２１の詳細を示すブロック図、第３図は第１図
、第２図の谷部波形を示すタイミングチャート、第４図
は本発明の第２の実施例を示すブロック図、第５図は第
４図のマイクロ・アドレス制御部４０６およびレジスタ
１２１の詳細を示すブロック図、第６図は第４図、第５
図の谷部波形を示すタイミングチャート、第７図。 第８図は従来例を示すブロック図、第９図は第７図、第
８図の各部波形を示すタイミングチャート、第１０図、
第１１図は各部論理値を示す図である。 １００・・・・・・本発明を実施しているマイクロ・プ
ロセッサ、１０１−・・・・・制御記憶、１０２・・・
・・・１．５クロツク遅延のためのラッチ、１０３・・
・・・・マイクロ命令デコーダ、１０４・・・・・・サ
ブルーチン・コール命令がデコードされた時アクティブ
になる信号、１０５・・・・・・サブルーチンからのリ
ターン命令がデコードされた時アクティブになる信号、
１０６・・・・・・マイクロ・アドレス制御部、１０７
・・・・・・マイクロ・アドレス・レジスタＬ１０８・
・・・・・マイクロ・アドレス出力セレクタ、１０９・
・・・・・マイクロ・アドレス信号路、１１０・・・・
・・マイクロ・アドレス・レジスタ群１０７へのストロ
ーブ信号、１１１・・・・・・マイクロ・アドレス出力
セレクタ１０８への制御信号、１１２・・・・・・マイ
クロ・アドレスのインクリメント用加算器、１１３・・
・・・・加算器１１２の出力信号路、１１４・・・・・
・マイクロ・アドレス入力セレクタ、１１５・・・・・
・マイクロ・アドレス入力セレクタ１１４への入力信号
、１１６・・・・・・マイクロ・アドレス入力セレクタ
１１４への制御信号、１１７・・・・・・マイクロ・ア
ドレス入力セレクタ１１４からの出力信号、１２０・・
・・・・新たに設けられたマイクロ・アドレス・レジス
タ（ＭＡＲＴ）、１２１・・・・・・新たに設けられた
レジスタ、１２２・・・・・・レジスタ１２１への入力
信号路、１２３・・・・・・レジスタ１２１からの出力
信号路、１２４・・・・・・トラップを行なうか否かを
規定する新たに設けられた制御信号路、２０１・・・・
・・アップ・ダウン・カウンタ、２０２・・・・・・マ
イクロ・プロセッサ１００全体のリセット信号、２０３
・・・・・・アップ９ダウン・カウンタ２０１の出力信
号、２０６・・・・・・デコーダ、２０７・・・・・・
デコーダ２０６の出力信号のなかの１系統でセレクタ１
０８の制御信号となるべき信号、２０８・・・・・・Ｃ
ＬＫ２同期の入力信号をＣＬ、Ｋｌ同期にして出力する
０、５クロツク遅延のためのラッチ、２１１・・・・・
・新たに設けられた比較器、２１２・・・・・・比較器
２１１の出力信号路、２１３・・・・・・新たに設けら
れたトラップ用フリップ・フロップ、２１４・・・・・
・フリップ・フロップ２１３の出力信号路、２１５・・
・・・・新たに新けられた論理積グー）、２１６・・・
・・・新たに設けられた論理否定グー）、２１７・・・
・・・新たに設けられたｌクロック遅延のためのラッチ
、２１８・・・・・・ラッチ２１７の出力信号路、２１
９・・・・・・新たに設けられた論理積ゲート、２２０
・・・・・・ＣＬＫ２信号、２２１・・・・・・論理積
ゲート２１９の出力信号路、２２２・・・・・・新たに
設けられた論理積グー）、４０２・・・・・・１．５ク
ロツク遅延のためのラッチ、４０３・・・・・・マイク
ロ命令デコーダ、４０６・・・・・・マイクロ・アドレ
ス制御部、４３０・・・・・・マイクロ命令デコーダで
信号４３２が１でかつサブルーチンからの復帰マイクロ
命令がデコードされたときにアクティブになる信号、４
３１・・・・・・マイクロ・アドレス制御部４０６から
の出力信号、４３２・・・・・・ラッチ４０２で１．５
クロツク遅延された信号４３１．５２０・・・・・・論
理積ゲート、５２１・・・・・・論理積ゲート５２０の
出力信号、５２２・・・・・・論理積ゲート、５２３・
・・・・・論理積ゲート５２１の出力信号、５３０・・
・・・・論理和ゲート、５３１・・・・・・論理和ゲー
ト５３０の出力信号、７００・・・・・・マイクロ・プ
ロセッサ、７０１・・・・・・制御記憶、７０２・・・
・・・１．５クロツク遅延のためのラッチ、７０３・・
・・・・マイクロ命令デコーダ、７０４・・・・・・サ
ブルーチン・コール命令がデコードされた時アクティブ
になる信号、７０５・・・・・・サブルーチンからのリ
ターン命令がデコードされた時アクティブになる信号、
７０６・・・・・・マイクロ・アドレス制御部、７０７
・・・・・・マイクロ・アドレス・レジスタ群、７０８
・・・・・・マイクロ・アドレス出力セレクタ、７０９
・・・・・−マイクロ・アドレス信号路、７１０・・・
・・・マイクロ・アドレス・レジスタへのストローブ信
号、７１１・・・・・・マイクロ・アドレス出力セレク
タへの制御信号、７１２・・・・・・マイクロ・アドレ
スのインクリメント用加算器、７１３・・・・・・加算
器の出力信号路、７１４・・・・・・マイクロ・アドレ
ス入力セレクタ、７１５・・・・・・マイクロ・アドレ
ス入力セレクタへの入力信号、７１６・・・・・・マイ
クロ・アドレス入力セレクタへの制御信号、７１７・・
・・・・マイクロ・アドレス入力セレクタからの出力信
号、８０１・・・・・・アップ・ダウン・カウンタ、８
０２・・・・・・マイクロ・プロセッサ７００全体のリ
セット信号、８０３・・・・・・アップ・ダウン・カウ
ンタ８０１の出力信号、８０６・・・・・・デコーダ、
８０７・・・・・・デコーダ８０６の出力信号のなかの
１系統、８０８・・・・・・ＣＬＫ２同期の入力信号を
ＣＬＫＩ同期にして出力する０、５クロツク遅延のため
のラッチ。 代理人　弁理士　　内　原　　　音 （≧　　　　　　　　　　　　−一 ＼　　　　　　　　　　　＼ ＼　　　　　　　　　　＼

Claims (1)

【特許請求の範囲】
1. マイクロ・プログラムのサブルーチンの呼出し後該サブ
   ルーチンを呼出したルーチンへの復帰の際に必要なマイ
   クロ・アドレスを一時的に退避するハードウェア・スタ
   ックを用いているマイクロ・プロセッサにおけるマイク
   ロ・プログラム制御方式において、該スタックの任意の
   レベルを指定するレベル指定手段と、該レベル指定手段
   の内容と前記スタックのレベルとを比較する手段と、予
   め定められたマイクロ・アドレスを格納しており前記ス
   タックとは独立したレジスタ手段とを有し、前記サブル
   ーチンからの復帰マイクロ命令によって該サブルーチン
   を呼出したルーチンへの復帰の際に、前記比較手段によ
   り前記レベル指定手段で指定されたレベルのスタックを
   使用しているサブルーチンからの復帰であることが検出
   されたときに、該復帰によって元来使用される前記スタ
   ックのトップに格納されているマイクロ・アドレス値を
   使用するかわりに、前記レジスタ手段に格納されている
   予め定められたマイクロ・アドレスを使用することによ
   ってマイクロ・アドレスを変更して制御記憶内の予じめ
   定めた処理ルーチンへ制御を移すことを特徴とするマイ
   クロ・プログラム制御方式。