JPS59212961A

JPS59212961A - データ処理装置

Info

Publication number: JPS59212961A
Application number: JP8575283A
Authority: JP
Inventors: Yoichi Shintani; 洋一新谷; Tsuguo Shimizu; 清水　嗣雄; Kenichi Wada; 健一和田; Akira Yamaoka; 山岡　彰
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1983-05-18
Filing date: 1983-05-18
Publication date: 1984-12-01
Also published as: JPH0545984B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はパイプライン方式のディジタルコンピュータに
係り、特にアドレスコンフリクト、条件分岐命令の高速
化のだめに主演算装置及び従演算装置とを有する形態の
コンピュータの一層の高速化に好適な階層型演算方式に
関する。

し発明の背景〕このコンピュータでは、各命令の実行過程を複数のステ
ージに分け、異なる命令の異なるステージを並列に実行
することによ）、実質上複数の命令を並列に実行する。

しかし、おる命令Ｂの処理に必要なデータが先行する命
令Ａが指定する演算結果を利用して求める場合には、命
令Ａの演算結果が確定するまで、命令Ｂの実行を遅延し
なければならない。例えば命令人が実行されるとインデ
ックスレジスタまたはペースレジスタが書きかえられ、
しかも命令Ｂはそのインデックスレジスタまたはペース
レジスタの内容と命令Ｂ内に含まれるアドレス情報を加
算して主メモリアクセスのためのアドレスを計算する場
合がこれに相当する。このように、先行する命令Ａの演
算結果を用いて命令Ｂの実行のためアドレスを決めなけ
ればならない状態をアドレスコンフリクトかめると呼ぶ
。この場合、命令Ｂのアドレス計算ステージは、命令Ａ
の演算が終了するまで遅延される。

先願（％願昭５６−１９４００２および特願昭５８−　
　　　　号）の階層型演算方式を用いたコンピュータに
おいては、この遅延を少くするために、すべての命令が
必要とする演算を実行できる主演算装置とは別に、一部
の命令が要求する簡単な演算のみを実行できる従演算装
置とを設けた。この従来例においては、主演算装置での
み演算の実行できる命令Ｃの演算に要すやるサイクル数
が大きい場合に、この命令Ｃが主演算装置で実行されて
いる時に、従演算装置ではこの命令Ｃの演算をスキップ
して次の命令Ａの演算を早期に実行し、この結果をさら
に後続の命令Ｂのアドレス計算におけるインデックスレ
ジスタまたはペースレジスタの内容として用いることに
よって、命令Ｂのアドレス計算ステージの遅延を少なく
していた。っ−４Ｄこの従来例において、゛命令Ａの従
演算装置における演算が主演算装置における演算よシも
早期に実行できるのは、主演算装置においては命令Ｃの
演算のために多くのサイクル数（Ｎｌとする）が経過し
た後次命令Ａの演算が開始されるのに比して従演算装置
においては命令Ｃの演算をＮ１よシ少ないサイクル数（
ＮＳとする）でスキップし、しかもスキップした後、直
ちに次命令Ａの演算を開始するからでるる。従って、逆
に命令Ｃの主演算装置での演算サイクル数Ｎｌが、上記
スキップサイクル数ＮＳに等しい程少い場合や、命令Ｃ
が従演算−随においても演算実行を行うためＮｌと同じ
サイクル数が経過した後に次命令Ａの演算が開始される
場合においては、命令Ａの従演算装置における演算が主
演算装置における演算よシも早期に実行できることは期
待できない。

同じ問題が条件付分岐命令のときにも生ずる。

この命令（以下ではＢＣ命令と呼ぶ）の演算実行サイク
ルにおいて、そのサイクルの条件コードに基き分岐成功
か否かの判定が行われる。従って分岐命令に先行する命
令りによる演算が条件コードを変更する命令のときには
、この先行命令りの演算が終了するまで分岐判定ができ
ない。このように、先行する命令りの演算の終了の後に
ＢＣ命令の分岐判定をしなければならない状態を条件コ
ードコンフリクトのめる状態と呼ぶ。この場合、ＢＣ命
令の分岐判定は、命令りの演算が終了するまで遅延され
る。

条件コードコンフルクトに伴う、分岐判定の遅延を少な
くするために、上記と同様の階層型演算方式を用いた先
願特願昭５６−１９４００１　および特願昭５８−　　
　　　号記載のコンピュータがめった。これにおいても
主演算装置においてのみ演算の実行できる命令Ｅの演算
に要するサイクル数（Ｎｌ）が大きい場合に、この命令
Ｅが主演算装置で実行されている時に、従演算装置では
この命令Ｅの演算をＮｕより少ないサイクル数ＮＳにて
スキップして次の命令りの演算を早期に実行し、この結
果をさらに後続のＢＣ命令の分岐判定に用いることによ
って、分岐判定の遅延を少なくしていｆｃ。この従来例
においても、上記アドレスコンフリクトに階層型演算方
式を適用した場合と同様に、ＮｌがＮ８に等しい程小さ
い場合や、命令Ｅが従演算装置においても演算を行う必
要のある場合は、命令りの従演算装置における演算を主
演算に比して早期に行うことは期待できない。

〔発明の目的〕

本発明の目的は従って従来の階層型演算方式における上
述の問題点を解決し、もってアドレスコンフリクト、条
件コードコンフリクトによる処理の遅延がよシ少ない、
従ってよシ高性能のパイプライン制御のコンピュータを
提供することにある。

〔発明の概要〕

従来の階層型演算方式においては、演算サイクル数の多
い、従って従演算装置では演算しない命令を高速にスキ
ップすることによって後続命令の演算を早期に従演算装
置にて行うものでめったが、本発明においては、ある命
令の従演算装置での演算サイクル数Ｎ２を、該命令の主
演算装置での演算サイクル数Ｎｌに比較して短縮するこ
とによって、また主演算装置においてのみ演算される命
令のうち最も演算サイクル数の短いものについても、従
演算装置において該命令をスキップするために要するサ
イクル数を短縮することによって、上述の従来の階層型
演算方式の問題を解決するものである。

主演算装置に対して従演算装置をよシ高速に動作させる
ことは、後者をよシ高速の回路にて構成すること、ある
いは、さらに後者の論理規模が小さいことに着目して後
＠を高集積度実装系を用いて構成することによって実現
可能である。

動作ピッチの異る２つの演算装置を含むデータ処理装置
を構成する場合には、各ピンチの公約数をピンチとする
タイミングパルスによって全体を同期化することが容易
な方法であυ、さらに緒々の制御信号の信号幅をすべて
同一とすることが論理構成を容易とする。具体例として
、主演算装置が２サイクルピツチ、従演算装置を含むそ
の他の部分が１サイクルピンチで命令を処理できるデー
タ処理装置においては、全体を１サイクルピンチのタイ
ミングパルスを用いて同期化し、しがも緒々の制御信号
の信号幅をすべてｌサイクルとして構成することがよい
。従って主演算装置における演算終了信号は１回の発行
において、１サイクルの間オンでアシ、次の１サイクル
はオフとなるよう構成される。

〔発明の実施例〕

し装置の概要〕６Ａ、６Ｂは命令バッファ、８はこれらの命令バッファ
の一方から命令を選択的に読出すための読出し回路、１
ｏは命令レジスタ、１２は命令デコーダ、５０ｏはデコ
ードされた情報を受は取るレジスタ、１４はデコーダ１
２がらの解読情報を格納するだめのレジスタ及び命令キ
ューレジスタであム　１４はここでは３つの命令の解読
情報を格納するために３つのレジスタからなる。１６Ａ
は命令キューレジスタ１４内の命令を選択するためのセ
レクタであり、２０Ａはセレクタ１６Ａで選択された命
令の演算を実行するための第１演算実行ユニットである
（以下ｉ１Ｅユニットと略する）。このユニット２０Ａ
はこのコンピュータが実行するすべ１の命令が指定する
演算を実行できるように構成されている。１８Ａは、第
１Ｅユニツ）２０Ａに供給するオペランドあるいはそこ
からの演算結果を格納するだめの第１の汎用レジスタで
あシ、２２Ａは、命令の実行を制御する第１の命令制御
ユニット（以下第１■ユニツトと呼ぶ）でるる。

２４は演算に必要なメモリオペランドのアドレスを算出
するためのアドレスが加算器でめシ、２６はメインメモ
リ、もしくはその一部の写しを記憶するキャッシュ記憶
、２８は２６から読出されたメモリオペランドを格納す
るオペランドキューバソファであり、命令キューレジス
タ１４１／ｑ格納される三つの命令に対応する三つのオ
ペランドを格納するための三つのバッファからなる。セ
レクタ３０Ａはバッファ２８のオペランドケ選択しりで
ある。以上の回路は、パイプライン方式にょシ命令の実
行を行うのに基本的なものである。

本実施例では以上の他に、第２演算実行ユニッ）２０Ｂ
（以下、第２Ｅユニツトと呼ぶ）と、このユニツ）２０
Ｂが実行すべき命令の解読情報を命令キューレジスタ１
４から選択するためのセレクタ１６Ｂと、第２Ｅユニツ
ト２０Ｂに送るべきオペランドあるいはこのユニットの
演算結果を格納するための第２の汎用レジスタ１８Ｂと
、第２Ｅユニツト２０Ｂが必要とするメモリオペランド
をオペランドキューバッファ２８から選択するためのセ
レクタ３０Ｂと、第２Ｅユニツト２０Ｂの実行を制御す
る第２命令制御ユニツト（コルＦ８単に第２■ユニツト
と呼ぶ）２２Ｂと、第１．第２Ｆ、：ｘ−二ｙト２０Ａ
、２０Ｂから出力される条件コードを記憶するためのレ
ジスタ３４Ａ、３４Ｂと、パイプライン的に流れて実行
される複数の命令間のアドレスコンフリクトおよび条件
コードコンフリクトをそれぞれ検出する回路３２．３６
が設けられている。

第２Ｅユニツ）２０Ｂは比較的簡単な演算、たとえば加
算、減算等を行う。本実施例では、このユニットは簡単
化のために１マシンサイクルで終了する演算のみを実行
するように構成されている。

しかし、以下の説明からも明らかになるごとく、本発明
はこのような第２Ｅユニツトのみに限られるもので’ｆ
ｉｌｎ。第２Ｅユニツ）、２０　Ｂは比較的簡単な演算
を高速に実行するためのものであるから、第１Ｅユニツ
ト２０Ａよシも、第２の汎用レジスタ１８Ｂとオペラン
ドキューバッファ２８の近くに設けることが望ましい。

また、第１．第２の汎用レジスタ１８Ａ、１８Ｂは互い
に同じ数のレジスタからなる。

この装置においては、全命令は第１Ｅユニツト２０Ａに
より実行される。一方、これらの命令の内汎用レジスタ
１８Ａを薔きかえる命令で第２Ｅ”＝７）２０Ｂで実行
可能な命令はこの第２Ｅユニツト２０Ｂでも実行される
。したがって、このような命令は第１．第２Ｅユニット
２ＯＡ、２０Ｂの両方で実行される。４しかし、第１．
第２Ｅユニン）２０Ａ、２０Ｂでの同じ命令に対する同
じ演算は異なるタイミングで起動可能になっている。

すなわち、第１．第２Ｅユニット２０Ａ、２０Ｂがそれ
ぞれ必要とする解読情報を別々に供給する”ために二つ
のセレクタ１６Ａ、１６Ｂが設けられ、また、これらの
ユニット２０Ａ、２０Ｂがそれぞれ必要とするメモリオ
ペランドを別々に供給するために二つのセレクタ３０Ａ
、３０Ｂが設けられ、第１　Ｂ：”＝７　）　２０Ａ、
セレクタ１６Ａ、３０Ａは第１エユニン）２２Ａによ多
制御され、第２Ｅユニツト２０Ｂ１セレクタ１６Ｂ、３
０Ｂは第２■ユニツト２２Ｂにより制御されるようにな
っている。この結果、ある命令の第１Ｅユニツ）２０Ａ
での実行ができない状態においても、その命令の第２Ｅ
ユニツト２０Ｂでの実行が可能となシ、これによシ、ア
ドレスコンフリクト又は条件コードコンフリクトの解消
が早められるようになっている。

〔命令フォーマット〕

本装置で用いる命令は、（株）日立製作所Ｍシリーズコ
ンピュータあるいは米国ＩＢＭ社３７０シリーズコンピ
ュータで用いられるのと同じものである。これらの命令
はいくつかのフォーマットに分類されるが、第３Ａ図に
本発明の理解に必要な一つのフォーマットを示す。この
フォーマットを持つ命令の例は、加算、ロード命令で、
それぞれ、簡単のためにＡ、Ｌ命令と以下では称する。

これらの命令のピット０−７はオペレーションコード（
ＯＰＣＯＤＥ）を表し、ビット８−１１はレジスタ部（
Ｒ）で１）、Ａ命令では演算のために読出すべきオペラ
ンドが格納されている汎用レジスタ番号を示し、かつ、
演算結果が格納されるレジスタ番号をも示している。ま
た、Ｌ命令ではこのレジスタ部は、演算結果全格納すべ
きレジスタ番号を示す。ビン）１２−１５および１６−
１９はそれぞれインデックス部（Ｘ）、ベース部（Ｂ）
であシ、それぞれ主メモリ２６から読出すべきストレジ
オペランドのアドレス算出に用いる汎用レジスタの番号
を示す。以下ではレジスタ部、号をそれぞれオペランド
レジスタ番号Ｒｏｐ、インデックスレジスタ番号Ｒ１よ
、ペンスレジスタ番号Ｒｍと呼ぶことにする６さらに、
ピット２０−３１は、上記アドレス算出に用いられる偏
位値ＤＩＳＰを示すディスプレースメント部（Ｄ）であ
る。

第３Ｂ図はＢＣ命令の命令フォーマットを示す。

このフォーマットのビット５−ｉｉはマスク部（Ｍ）で
あシ、分岐成功となる条件コードの値を指定するもので
ある。

ＢＣ命令のインデックス部（Ｘ）、ペース部（Ｂ）、偏
位置ＤＩＳＰは、主メモリ２６から読み出すべき分岐先
命令のアドレスを計算に用いられる。

以下の実施例においてはＡ、Ｌ、ＢＣ命令のみを用いて
説明する。この内、第２Ｅユニツ）２０Ｂで実行可能な
命令はＡ、Ｌ命令であり、また、条件コードを薔きかえ
る命令は人命令である。

〔命令の読出し〕

命令バッファ６Ａ、６Ｂの一方は、現在処理されようと
している命令を含む、メモリ上の連続した命令列（メイ
ンストリームと呼ぶ）を格納するために用いられ、他方
は、メインストリーム上の分岐命令の処理が開始された
後にその分岐先命令から始まるメモリ上の連続した命令
列（ターゲット２ドリームと呼ぶ）を格納するのに用い
られる。

処理された分岐命令が分岐成功と判定され、分岐先命令
の処理が始まると、それまでターゲットストリームとさ
れていた命令列はその後はメインストリームとみなされ
る。このように分岐命令が分岐成功となる度にメインス
トリームを格納する命令バッファは切り換わる。主メモ
リ２６からの命令列のフェッチおよびバッファ６Ａ、６
Ｂへの命令列の格納の制御は命令フェッチ回路（図示せ
ず）によシ実施される。読出し回路８はバッファ６Ａ。

６Ｂの内、現在メインストリームを格納しているものか
ら、命令を順次選択して順次命令レジスタ１０に送出す
る。この読出し回路８はクリップフロップ９の値が１か
０によシバッファ６Ａ、６Ｂを選択スる。このフリップ
７０ツブ９は、後述するように分岐成功信号ＢＣＴＫＮ
が１となるごとにその値をかえる。

命令レジスタ１０には、後述するように、命令レジスタ
１０内の命令のＤステージが実行されるごとに、制御回
路（図示せず）によシ、読出し回路８の出力命令がセッ
トされる。

（命令実行動作の概要）階層型演算方式を適用したコンピュータの例として、先
願特願昭５８−　　　　号に掲げたものを考えると、そ
れにおけるＬｏａｄ命令の実行ステージは第９Ｄ図のよ
うである。すなわち、命令のデコード及びアドレス計算
のためのＤステージ、オペランドあるいは分岐先命令の
読み出しのためのＡステージ、第１．ｆｉＪ２Ｅユニッ
トへのセットアツプのためのＬｌ、、Ｌ２ステージ、第
１．第２Ｅユニツトにおける演算のためのＥｌ、Ｅ２ス
テージ、第１．第２汎用レジスタへの演算結果の書き込
みのためのＰＩ、Ｐ２ステージからなる。上記従来例に
おいて、上記の各ステージはそれぞれ１マシンサイクル
を要する。

一方本発明の実施例におけるＪ、ｏａｄ命令の実行ステ
ージは第９Ｅ図のようである。すなわち命令のデコード
及びアドレス計算のためのり、Ｄ’ステージ、オペラン
ドあるいは分岐先命令の読み出しのためのＡ、Ａ’ステ
ージ、第１．第２Ｂユニツトへのセットアツプのための
Ｌｌ、Ｌ２ステージ、第１．第２Ｅユニツトにおける演
算のためのＥｌ、Ｅ２ステージ、ｘｉ、第２汎用レジス
タへの演算結果の書き込みのためのＰＩ、Ｐ２ステージ
からなる。すなわち上記従来例におけるＤステージでの
処理が本実施例におけるり、Ｄ’ステージでの処理に、
またＡステージが４．Ａ’ステージに対応する。ここで
本実施例においては上記従来例におけるタイミングパル
スＴＯの１／２のピンチのタイミングパルスＴＯ’を用
いることとし、従って、マシンサイクルは１／２とした
ものとする。従って本実施例において、Ｄ、　Ｄ’　、
　Ａ、Ａ’。

Ｌ２．Ｅ２．Ｐ２の各ステージはそれぞれ１マシンサイ
クルずつ要し、Ｌｌ、Ｅｌ、ＰＩは２マシここで注意す
べきことは、上記従来例と本実施例とではマシンサイク
ルは後者が１／２と短縮されているものの、命令°デコ
ード及びアドレス計算のステージ（Ｄとり、Ｄ’　）、
オペランド等の読み出しステージ（ＡとＡ、Ａ’　）、
第１Ｅユニツトへのセットアンプステージ（それぞれＬ
ｌ）、第１Ｅユニツトでの演算ステージ（それぞれＥｌ
、）第１汎用レジスタへの演’１４−Ｍ釆への書き込み
ステージ（それぞれＰｉ）については、実時間は同じで
るる。従ってこれらの論理回路の構成にあたっては、従
来例においても本実施例においても、同等レベルの回路
、実装技術を用いて実現することが可能と言える。

一方、本実施例において、Ｌ２．Ｅ２．Ｐ２の各ステー
ジはｌマシンサイクルずつで実行可能とする７ヒめ、従
来例におけるＬ２．Ｅ２．Ｐ２ステージに比較して、ｌ
／２の実時間で処理することとなる。これは、Ｌ２．Ｅ
２．Ｐ２の実行に係るのが、ｔｌぼ、第２エユニツト、
第２Ｅユニツト、第２汎用レジスタに限られるため、そ
の論理規倶の全体に占める割合が小さく、従って全体の
中の極く限られた空間に配置することが可能であること
ゆえ実現できる。あるいは、これら３つの論理のみ高性
能の回路、実装技術を用いて構成することによっても実
現できる。この場合でも、この高性能の回路、実装技術
が周辺論理に比較して高価でめっても、全体に占める割
合が小さいことから、装置全体の価格上昇への影響は少
なくすることが可能である。

命令レジスタｌＯにセットされた命令は、次のステージ
に分けて実行される。

（Ｄ、Ｄ’ステージ）これは命令の解読とアドレス計算のステージである。す
なわち、命令レジスタ１θ内の命令をデコーダ１２で解
読し解読情報を生成し、これを命令キューレジスタ１４
内の一つのレジスタにセットする。芒らに、命令レジス
タ１０内の命令のペースレジスタＮ号Ｒ，ｎ　、インデ
ックスレジスタ番号ｎ□が第２汎用レジスタ、１８Ｂに
線４ｏを介して入力きれる。これらのレジスタ番号に基
づいて汎用レジスタ１８Ｂから読出された二つのデータ
は線４７を介して加算器２４に入力され、線４０を介し
て命令レジスタｌＯから入力される偏位ＤＩＳＰと加算
される。こうしてアドレスが計算される。

なお、本実施例においてデコーダ１２は、命令のＯＰ　
Ｃ０ＤＥとオペランドレジスタ番号几ＯＰに基づき、次
の情報を解読情報として線４２に出力する。

（１）　　ＯＦ　Ｃ０ＤＥ（２）Ｒ，Ｒニオペランド読出しレジスタ番号で上述の
人命令ではオペランドレジスタ番号Ｒｏｐに等しい。

（３）　　ＲＷ　：演算結果を書込むレジスタ番号で上
述２つの命令ではオペランドレジスタ番号几ＯＰに等しい。

（４）　　５ｔＪＢＧ几：演算結果を汎用レジスタに格
納すべき命令の内、第２Ｅユニツト２０Ｂで実行可能な命令かどうかを示す第　−２演算表示信号
。たとえば、Ａ′。

Ｌ命令のときにこの信号が１．！：なる。

（５）　　ＣＨＧＧＲ：演算結果を汎用レジスタに格納
すべき命令であることを示すレジスタ変更表示信号。たとえば、Ａ。

Ｌ命令のときにこの信号が１となる。

（６）　　８ＵＢＣＣ：条件コードを変更する命令の内
、第２Ｅユニツト２０Ｂにおいて実行可能な命令であることを示す第２演算表示信号。たとえば人命令のときにこの信号が１となる。

（７）ＣＨＧＣＣ：条件コードを変更する命令である′
ことを示すＣＣ変更表示信号。たとえば、人命令のときにこの信号はｌとなる。

（８）ＢＣ：ＢＣ命令であることを示すＢＣ命令表示信
号。

（９）ＭＡ８に：ＢＣ命令のマスク部そのもの。

なお、デコーダ１２はこれら以外の、命令実行制御に必
要な解読情報を生成するが、これは従来技術と同口であ
シ、また本発明に直接関係がないため説明を省く。

なお、このり、Ｄ’ステージはそれぞれｌマシンサイク
ルで終了する。

（Ａ、Ａ’ステージ）Ｄ、Ｄ’ステージで計算されたメモリアドレスに基づき
、主メモリ２５からオペランドを読出し、オペランドキ
ューバンファ２８の一つのバッファに格納する。このＡ
、Ａ’ステージもそれぞれｌマシンサイクルで終了する
。

（Ｌｌステージ）第１Ｅユニツ）２０Ａに命令の解読情報と演算に必要な
レジヌタオペランドとメモリオペランド全セットする。

すなわち、セレクタ１６Ａによシ実行すべき命令の解読
情報を選択して、線４４Ａに出力する。選択された解読
情報の内、読出しレジスタ番号ＲＲは第１汎用レジスタ
１８Ａに入力され、これに基づき必要なオペランドＲＤ
ＡＴＡ　１が読出され、このオペランドが線４６Ａを介
して第１Ｅユニン）２０Ａに送られる。一方、解読情報
の内、ＯＰ　Ｃ０ＤＥ　、書込みレジスタ番号ＲＩＷ％
第２演算表示信号５ＵＢＧＲ，レジスタ変更表示信号Ｃ
ＨＧＧＲ、条件コード変更表示信号ＣＨＧＣＣ。

は第１Ｅユニツ）２０Ａに送出される。さらに、セレク
タ３０Ａは、オペランドキューノくラフ７２８から必要
なメモリオペランドＭＤＡＴＡＩを選択して線４５Ａｆ
ｆｉ介して第１．Ｅユニット２０Ａに送出する。第１Ｅ
ユニツト２０Ａはこうして入力されたいろいろのデータ
會内部のレジスタに取り込む。このステージは２マシン
サイクルが実行される。

（Ｅｌステージ）第１Ｅユニツ）２０ＡがＬＬステージで取シ込まれたデ
ータに基づき所望の演算を実行し、結果ＷＤＡＴＡＩ　
を線５０Ａに出力する。このとき、同時に、すでに取り
込まれた書込みレジスタ番号Ｒｗ１第１汎用レジスタの
書込み信号ＷＣ１力Ｅ出力される。

また、演算が条件コードを変更すべきもののときには演
算結果に依存して条件コードＣＣＩを算出し、このコー
ドＣＣ１とセット指示信号５ＥＴｌが線７０Ａに出力さ
れる。

なお、このステージが要するマシンサイクル数は２マシ
ンサイクルである。命令の種類により、２ステ一ジ以上
Ｅｌステージを要するものがある。

従って、最も短かい演算は２マシンサイクルで終了し、
長いものは２０倍数マシンサイクルにて終了する。なお
、このＥ１ステージに属するステージの最後のステージ
の前半のマシンサイクルには演算終了信号ＥＯＰＩが４
８Ａに出力される。したがって、最短の２マシンサイク
ルで終了する演算の場合、演算を開始したサイクルで信
号ＥＯＰＩが出力される。

（ＰＩステージ）Ｅ１ステージで求められた演算結果ＷＤＡＴＡ　１は、
書込みレジスタ番号、Ｒｗで示される、第１汎用レジス
タ１８Ａ内のレジスタに書き込まれる。

この演算が第２Ｅユニン）２０Ｂで実行できない演算の
ときには、演算結果ＷＤＡＴＡ１．書込みしジスタ番号
Ｒｗが、第２汎用レジスタ１８Ｂにも入力され、同様の
書込みが行なわれる。第２汎用レジスタ１８Ｂはすでに
述べたごとく、第２Ｅユニツ）２０Ｂによる演算結果Ｗ
ＤＡＴＡ２を書込むようになっているが、第２Ｅユニツ
ト２ｏＢｉｌニ一部の演算しか実行できない。したがっ
て、第１゜第２の汎用レジスタ１８Ａ、１８Ｂの内容の
不一致が生じる。第１Ｅユニツ）２ＯＡによる演算結果
ＷＴ）ＡＴＡ　ｌを第２汎用レジヌタ１８Ｂにも書込む
ことにより、この不一致の発生を防止できる。

したがって、第２汎用レジスタを前述のアドレス計算に
用いても不都合が生じない。また、条件コードを変更す
る演算のときには、算出された条件コードＣＣ１がセン
ト信号５ＥＴｌに応答してレジスタ３４Ａにセットされ
る。なお、このＰｉステージはＥｌステージにつづく２
マシンサイクルで終了する。

以上のようにして、一つの命令の実行が終了する。しか
し、第２Ｅユニツト２０Ｂで実行可能でかつ汎用レジス
タもしくは条件コードを書きかえる命令は第２Ｅユニツ
ト２０Ｂでも実行されるためこれらのステージで説明さ
れる動作以外に次のステージも実行される。

（Ｌ２ステージ）第２Ｅユニツ）２０Ｂに演算に必要な解読情報、レジス
タオペランド、メモリオペランドをセットする。すなわ
ち、セレクタ１６Ｂによシ実行すべき命令の解読情報を
選択して、線４４Ｂに出力する。選択された解読情報の
内、読出しレジスタ番号ＲＲは第２汎用レジスタ１８Ｂ
に入力され、これに基づき必要なオペランドＲＤＡＴＡ
２が読出され、このオペランドが線４６Ｂを介して第２
Ｅユニツ）２０Ｂに送られる。一方、解読情報の内、０
ＰＣＯＤＥ、書込みレジスタ番号ＲＷ％第２演算表示信
号８ＵＢＧＲ，５ＵＢＣＣ，条件コード変更表示信号Ｃ
ＨＧＣＣ，は第２Ｅユニツト２０Ｂに送出される。さら
に、セレクタ３０Ｂは、オペランドキューバッファ２８
から必要なメモリオペランドＭＤＡＴＡ２を選択して線
４５Ｂを介して第２Ｅユニツト２０Ｂに送出する。第２
Ｅユニツ）２０Ｂはこつして入力されたいろいろのデー
タを内部のレジスタ番号す込む。このステージは１マシ
ンサイクルで実行される。

（Ｅ２ステージ）Ｌ２第２演算ユニット２０ＢがＬ２ヌテージで取シ込ま
れたデータに基づき所望の演算を実行し、結果ＷＤＡＴ
Ａ　２を線５０Ｂに出力する。このとき、同時に、すで
に取シ込まれた書込みレジスタ番号Ｒｗも出力される。

さらにこのとき、演算が条件コードを書きかえる命令の
ときには条件コードＣＣ２が嘗４出される。

なお、第２Ｅユニツト２０Ｂは比較的簡単な演算、たと
えば、加算、減算、ロード等のみを１マシンサイクルで
行なうもので、極く少ない数にて構成され乗算等のやや
複雑な演算は行いえないものと仮定している。したがっ
て、このＥ２ステージＦｉｌマシンサイクルで終了する
。一般的には、ｉ２Ｅユニッ）２０Ｂは以上のものに限
定されないので、このＥ２ステージは第２Ｅユニツト２
０Ｂが実行する演算によシ異なるマシンサイクルで終了
すればよい。その場合、そのステージの最終サイクルで
は演算終了信号ＥＯＰ２が出力されるので、この最後の
サイクルをＥＯＩＰ２サイクルと呼ぶことができる。し
たがって、現在、仮定しているように、第２Ｅユニツ）
２０Ｂは必らずｌマシンサイクルで終了する演算のみを
行う場合には、このＥ２ステージはＥＯＰ２サイクルの
みからなる。

（Ｐ２ステージ）Ｅ２ステージで求められた演算結果ＷＤＡＴＡ　２は、
書込みレジスタ番号Ｒｗで示される、第２汎用レジスタ
１８Ｂ内のレジスタに、書込まれる。

また、算出された条件コードＣＣ２がレジスタ３４Ｂに
セットされる。

〔動作の詳細工〕

以下では、まず、アドレスコンフリクトがある場合アド
レスコンフリクトの場合の装置動作を通して装置の詳細
を説明する。装置の内、条件コードに関与する部分とそ
の動作の説明は後でまとめて説明する。

以下では、アドレスコンフリクトがある時の装置動作の
説明のため第１のＬ命令Ｌ（１）、第２のＬ命令Ｌ（２
）、Ａ、第３のＬ命令Ｌ（３）がこの順に実行されると
仮定する。また、人命令のオペランドレジスタ番号几Ｏ
ＰとＬ（３）命令のアドレスレジスタ番号Ｒ，又はＲｉ
＋が等しく、シたがってこれらの二つの命令間にアドレ
スコンフルクトが生じると仮定する。ただし、Ｌ（１）
、　Ｌ（２）、Ａの各命令間、Ｌ（１）、　Ｌ（２）と
Ｌ（３）の間あるいはＬ（１）、　Ｌ（２）、　Ａ、　
Ｌ（３）命令とこれらに先行する命令間にはアドレスコ
ンフリクトがないものと仮定する。また、条件コードコ
ンフリクトはどの命令間にも存在しないと仮定する。

９八〜９Ｃのタイムチャートを参照して説明する。

（Ｄ、Ｄ’ステージの詳細）Ｄ、Ｄ’ステージが実行されるためには、名令の解読情
報が命令キューレジスタ１４にセットされねばならない
。この命令キューレジスタ１４へのセットは第１Ｉユニ
ツト２２Ａが制御する。この制御の仕方は、従来技術に
よるものと本質的に変わらない。すなわち、命令キュー
レジスタ１４に新たに解読情報がセットできるのは、あ
る命令が命令レジスタ１０にセットされ、しかも命令キ
ューレジスタ１４に空きのレジスタがアシ、さらに、そ
の命令が命令キューレジスタ１４内にすでにセットされ
ている命令もしくはすでに実行中の命令に対してアドレ
スコンフリクトや条件コードコンフリクトがない場合で
ある。

アドレスコンフリクトの検出のために、命令レジスタ１
０にセットされた命令のアドレスレジスタ部Ｒｍ、几工
は線４０を介してアドレスコンフリクト検出回路３２に
入力され、そこで後述するようにして、アドレスコンフ
リクトの有無が検出され、検出結果ＡＣＯＮＦが第１エ
ユニツ）２２Ａに線５８を介して入力される。同様に、
後述するように条件コードコンフリクトの検出が回路３
６で行なわれ、検出結果ＣＣ０ＮＦが第１Ｉユニツト２
２Ａに線７４を介して入力される。第１Ｉユニツト２２
Ａには第４図に示すように、制御回路（図示せず）によ
り命令レジスタ１０に新たな命令がセントされるごとに
、その制御回路にょシセントされるクリップフロップ７
ｏを有する。さらに、キュー制御回路７２は命令キュー
レジスタ１４の各レジスタが空いているが否かを表示す
るだめの三つのフリップフロップ５１８〜５２０’＆有
し、これらの三つの７リツプ７０ツブのセット状態によ
シ、どのレジスタも空いていないときにキュービジー信
号ＢＳＹをＡＮＤゲート５２８から出力するようになっ
ている。デコード成功決定回路７１は、７リツプフロツ
プ７ｏの出力が１でコンフリクト信号ＡＣＯＮＦ、ＣＣ
０ＮＦ、キュービジー信号がいずれも０のときに、デコ
ード成功信号ＤＳを線５６Ａに出力し、Ｆ’Ｆ５１１で
タイミング調整を行った後、命令キューレジスタ１４に
これを送シ、デコーダ１２がらの解読情報の取シ込みを
指示する。命令キューレジスタ１４内のどのレジスタに
この解読情報を取り込むかを指示するための入力ポイン
タＩＰはキューコントロール回路７２が線５６Ａに出力
し、ＦＦ５０５，５０６にてタイミング調整を行った後
命令キューレジスタ１４に送る。この入力ポインタＩＰ
を出力するため、キューコントロール回路７２は内部に
０゜１．２を順次カウントするカウンタ５０２を有し、
そのカウント値を入力ボイーンタＩＰとして出力するよ
うになっている。このカウンタの更新はデコード成功信
号ＤＳの立上がシがら−サイクル遅れて行なわれる。ま
た、信号Ｄｓによりクリップフロップ７０がリセットさ
れ、制御回路（図示せず）がこのリセットに応答して命
令レジスタ１ｏにセットする。

今、命令キューレジスタ１４内のθ番、１番。

２番のレジスタに前述のＬ（１）、　Ｌ（２）、　Ａ、
　Ｌ命令がこの順でセットされると仮定する。また、各
サイクルの最初および中間のタイミングをＴＯ。

ＴＩと呼ぶことにする。また添付した図面内のレジスタ
又はフリップフロップの脇に記載された（ＴＯ）又は（
Ｔ１）はこれらのレジスタは７リンプフロングの内容が
変更されるタイミングがＴＯ又はＴＩであることを示す
。さて、Ｌ（１）命令が命令レジスタｌＯにタイミング
Ｃｏ、ＴＯ（すなわち、サイクルＣＯ内のタイミングＴ
Ｏ以下同様）にセットされる。Ｌ　（１）命令は先行す
る他の命令に対してアドレスコンフリクト又は条件コー
ドコンフリクトがなく、また、命令キューレジスタ１４
がビジーでないと仮定するとデコード成功信号ＤＳがタ
イミングＣｏ、Ｔｌにて出力され、入力ポインタＩＰは
そのとき仮定によυ値Ｏを有しているので、これらの信
号により、Ｌ（１）命令の解読情報は命令キューレジス
タ１４内の０番のレジスタにタイミングＣ２，ＴＯにセ
ットされる。

この後、タイミングＣ１，ＴＩに入力ポインタＩＰはｌ
に更新される。タイミ／グＣ１，ＴｏにはＬ（２）命令
が命令レジスタｌＯにセットされ、ｈ（ｚ）’＝令のＤ
ステージがＬ　（１）命令のＤステージより１サイクル
遅れて、全く同じように実行される。

この結果命令キューレジスタ１４内の１番のレジスタに
Ｌ（２）命令の解読情報がセットされ、かつ入力ポイン
タは２に更新される。同様にして、人命令のＤステージ
がサイクルＣ２に実行され、その解読情報が命令キュー
レジスタ１４内の２番のレジスタにセントされ、かつＩ
Ｐは３に更新される。

タイミングＣ３，ＴＯには次のＬ（３）命令が命令レジ
スタ１０にセットされる。しかし、とのＬ（３）命令は
、仮定によシ、すでに命令キューレジスタ１４にセット
されている人命令に対してアドレスコンフリクトがある
。したがって、アドレスコンフリクト検出回路３２の出
力ＡＣＯＮＦが後述するように１となシ、デコード成功
決定回路７１はデコード成功信号ＤＳをこのアドレスコ
ンフリクトの解除が検出されるまで出力しない。したが
って、Ｌ（３）命令は命令キューレジスタ１４に取シ込
まれず、Ｄステージの実行が延期される。本実施例では
、Ｌ命令のＤステージが実行されるのは、後述するごと
く、サイクルＣ８である。したがって入力ポインタＩＰ
はそれまで値３を保持しつづける。

なお、Ｄ、Ｄ′ステージにおけるアドレス計算は次のよ
うなタイミングの下で行なわれる。

Ｌ（１）命令がタイミングＣＯ，Ｔｏにて命令レジスタ
１０にセットされた後、第２汎用レジスタ１８Ｂからこ
の飴令が指定するアドレス情報がただちに読出され、加
算器２４が出力するメモリアドレスはタイミングＣ２，
ＴＯに確定する。

Ｌ（２）＊令のだめのアドレス計算はＬ　（１）命令よ
シｌサイクル遅れて全く同じようになされ、Ｌ（２）命
令のだめのメモリアドレスはタイミングＣ３、ＴＯに確
定する。

第１Ｉユニツト２２Ａ内のキューコントロール回路７２
では、命令キューレジスタ１４に新たな解読情報をセン
トするごとに、このレジスタ１４内の各レジスタが空い
ているか否かを表示するフリップフロップ５１８〜５２
０をセントする。

（Ａ、Ａ’ステージの詳細）このステージでは、Ｄ、Ｄ′ステージで求められたメモ
リアドレスに基づき主メモリ２６からメモリオペランド
が読出され、オペランドキューバッファ２８にセットさ
れる。すでに述べたごとく、Ｌ　（１）命令の解読情報
が命令キューレジスタ１４内の０番のレジスタにセット
されている。したがって、Ｌ（１）命令に対応するメモ
リオペランドも、オペランドキューバソファ２８内の０
番のレジスタにセットされる。このため、第１エユニツ
ト２２Ａは入カポインタＩＰ、デコード成功信号ＤＳを
それぞれ、フリップフロップ５１２〜５１３゜５０５〜
５１０で２．５ザイクル遅延した信号ＩＰＤ、ＤＡＤを
線５７λを介してバッファ２８に供給するようになって
いる。この結果、Ｌ（１）命令のだめのメモリオペラン
ドは、信号ＤＡＤ、ＩＰＤに応答してタイミングＣ４，
ＴＯにバッファ２８内の０番のレジスタにセットされる
。同様にＬ（２）命令のだめのメモリオペランドはタイ
ミングＣ５゜ＴＯにバッファ２８内の１番のレジスタに
セットされる。

（Ｌｌステージの詳細）各命令のＬＬｌステージそれに先行する命令のＥｌステ
ージが終了したとき、すなわち、第１Ｅユニツトから第
１演算終了信号ＥＯＰ１が出力されたときに開始される
。このＬｌヌテージでは命令キューレジスタ１４とオペ
ランドキューバッファ２８からそれぞれ一つの解読情報
と一つのメモリオベランドがそれぞれセレクタ１６Ａ、
３０Ａにより選択され、第１Ｅユニツト２０Ａにセット
される。

これらの制御はｉｌＩユニツ）２２Ａが行う。

スナわち、第１Ｉユニツト２２Ａ内のキューコントロー
ル回路７２は、セレクタ１６Ａ、３０Ａに選択すべきレ
ジスタ番号又はノくツファ番号を示す出力ポインタＯＰ
Ｉを線５３Ａを介して送出するカウンタ５３２を有する
。このカウンタは、０゜１．２の値を順次繰り返しカウ
ントするものである。−３ｒ−ニー　’：１ントロール
回路７２は、第１Ｅユニツ）２０Ａから第１演算終了信
号Ｅ、ＯＰＩが出力されると、ｌサイクル後に第１演算
開始信号ＢＯＰｉを線５２Ａを介して１サイクルの聞出
力するとともに、信号ＢＯＰｌが出力されたサイクルの
次のサイクルのタイミングＴＯで出力ポインタＯＰ１を
更新する。

後述するように信号ＥＯＰｌは先行する命令の最終のＥ
ｌステージの前半のサイクルのタイミングＴＯからその
後信号ＢＯＰｌが入力されるまでｌサイクルおきに第１
Ｅユニツ）２０Ａから出力されるようになっている。Ｌ
　（１）命令に先行する命令（これを今、命令Ｘと呼ぶ
）のＥｌステージがサイクルＣ４，Ｃ５に−て終了する
と仮定すると、信号ＥＯＰＩはタイミングＣ４，ＴＯか
ら１サイクルの聞出力される。このときキューコントロ
ール回路７２に出力ポインタＯＰＩとして仮定によ、り
Ｌ（１）命令を選択するための値０を出力しておシ、ま
たタイミングＣ５，ＴＯから１サイクルの間、第１演算
開始信号ＢＯＰｉ出力する。なお、出力ポインタＯＰＩ
は、とのＢＯＰｌに応答してタイミングＣ６，ＴＯにお
いて、ｌに更新される。

このため、キューコントロール回路７２には、フリップ
フロップ５１８〜５２０の１サイクル遅延、２サイクル
遅延、３サイクル遅延となるフリップフロップ５２１〜
５２３，５４９〜５５１，５２４〜５２６および、５２
４〜５２６のうちＯＰｌ信号で示されるものの値を選択
するセレクタ５，２ηがある。さらにこのセレクタの出
力とＥＯＰＩ信号の論理積をとるゲート５２９および、
５２９の出力をＴＯにてとりこむフリップフロップ５３
０がある。５３０の出力は第１Ｅユニツトにおける演算
開始信号ＢＯＰｌである。またゲート５２９の出力が１
となると、上記クリップフロップ。

５１８〜５２０，５２１〜５２３，５４９〜５５１゜５
２４〜５２６のうちこの時の０ＰＩＯ値で示される命令
キューに対応するものが、リセットされる。このリセッ
トはデコーダ５３１によって行われる。

以上のごとくにして、サイクルＣ４，Ｃ５において出力
される出力ポインタ０ＰＩＯ値０に基づき、セレクタ１
６Ａ、３０ＡからＬ　（１）命令の解読情報、メモリオ
ペランドの選択が行なわれる。

一方、サイクルＣ５において出力された第１演算開始信
号ＢＯＰ１に基づき、第１Ｅユニツトｆ２０Ａはこれら
の選択情報を取シ込む。このとき、セレクタ１６Ａによ
υ選択された解読情報の内、読出しレジスタ番号ＲＲは
第１汎用レジスタ１８Ａに入力され、それに基づき読出
されたレジスタオペランドＲＤＡＴＡ１が線４６Ａを介
して第１Ｅユニツト２０Ａに入力される。第１Ｅユニツ
ト２０ＡはこのオペランドＲＤＡＴＡ　１も取込む。

第１Ｅユニツト２０Ａは第５図にあるように第１演算回
路４００と７．リップフロップ４０１゜４０３．５４５
およびアンドゲート４０５からなる。第１演算回路４０
０は、線４４Ａを介してセレクタ１６Ａから入力される
ＯＰ　Ｃ０ＤＥ　Ｘ書込みレジスタ番号Ｒｗ、レジスタ
変更表示信号ＣＨＧＧＲ，、条件コード変更表示信号Ｃ
ＨＧＣＣと、線４６Ａを介して、第１汎用レジスタ１８
Ａから入力されるレジスタオペランドＲＤＡＴＡ　１と
、線４５Ａを介してセレクタ３０Ａから入力されるメモ
リオペランドＭＤＡＴＡ１　　とを、線５２Ａを介して
第１Ｉユニツトから入力される演算開始信号ＢＯＰ１に
応答して、その内部のレジスタ（図示せず）にセットす
る。一方、線４４Ａを介してセレクタ１６Ａから入力さ
れる第２演算指示信号５ＵＢＧＲは、信号ＢＯＰＩに応
答してクリップフロップ４０１にセットされる。こうし
て、第１Ｅユニツ）２０Ａにおける入力データの取シ込
が行なわれる。

今考えている例では、タイミングＣ６，ＴＯにおいて、
Ｔ、（１）命令に関連するデータが第１Ｅユニツト２Ｏ
Ａに取シ込まれ、Ｌ（１）命令のＬ１ステージが終了す
る。次の命令のＬｌステージは、Ｌ（１）命令に対する
演算終了信号ＥＯＰＩが出力されるタイミング（ここで
はサイクルＣ６）よシ災行される。また、人命令のＩ、
　１ステージは、Ｌ（２）命令に対するＥＯＰｌが出力
されるタイミング（Ｃ８）より実行される。

しかし、Ｉ、　（３）命令は、人命令のＥＯＰｌが出た
ＣＩＯサイクルにおいて、まだ命令解読及びオペランド
読み出しが終了していない（Ａ、Ａ’ステージがそれ以
前に完了していない）ため、Ｌｌステージは実行されな
い。Ｌ（３）命令のＬｌステージが実行されるのは、Ｌ
（３）命令のＡ、Ａ’ステージが完了した後の０２ステ
ージ以降である。

（Ｅｌステージの詳細）第１演算回路４００は、入力された０ＰＣＯＤＥにて指
定される演算、たとえば人命令に対してはオペランドＭ
ＤＡＴＡ　１に対して実行し、結果データＷＤＡＴＡｌ
を線５０Ａに出力するとともに、演算の最終Ｅｌステー
ジのＦｊＵ半サイクルのタイミングＴＯからその後信号
ＢＯＰｌが、入力されるまで演算終了信号ＥＯＰＩを１
サイクルおきに出力する。このとき、入力された解読情
報内の書込みレジスタ番号几Ｗは結果データＷ’ＤＡＴ
Ａ　１が算出されるまで、回路４００内に保持されてお
シ、結果データＷＤＡＴ、Ａ　Ｉとともに線５０Ａに出
力されるようになっている。また入力された条件コード
震災表示信号ＣＨＧＣＣが１のときには、回路４００は
０ＰＣＯＤＥ　と結果データＷＤＡＴＡ　１に依存して
、条件コードＣＣ１’に算出し、この信号とともにセッ
ト信号５ＥＴＩをこの最終Ｅｌステージの従来サイクル
で出力する。信号ＣＨＧＣＣが００ときには信号５ＥＴ
Ｉは０のままである。さらに、回路４００は取込まれて
いるレジスタ変更表示信号ＣＨＧ（）几が１のときには
、結果データＷＤＡＴＡ　１の出力と同期して、書込み
信号ＷＣ１’ｔＭ５０Ａに出力するように構成されてい
る。回路４００は、たとえは７４クロｉ６　％制４１ｊ
ｌの回路によシ構成される。

一方、スリップンロソプ４０１にタイミングＴＯでセッ
トされた第２演算表示信号５ＵＢＧＲはタイミングＴＯ
てフリノブブロング４０３に移される。このフリッグフ
ロンズ４０３内の信号Ｓ　ＵＢＧ凡の反転信号と回路４
００から線５０Ａに出力される書込み信号ＷＣ１がアン
ドゲート４０５に入力される。したがって、ゲート４０
５の出力ＷＣｌ２は、第１演算回路４００で実行された
演算が第２Ｅユニツトでは実行不可能でかつ汎用レジス
タを書さかえるもののときにのみｌとなる。

この出カルＶＣｌ２は演算結果ＷＤＡＴＡＩ　を第２汎
用レジスタ１８Ｂに１・込むのに用いられる。

（Ｐｉステージの詳細）第１Ｅ二二ツ）２０Ａから線５０Ａ上に出力された結果
データＷｌ）Ａ’［’Ａ　Ｉは、その線上の書込み信号
ＷＣ１，ＷＣｌ２に基づき、第１．第２汎用レジスタ１
８Ａ、１８Ｂ内の、會込みレジスタ番号Ｒｗを有するレ
ジスタにタイミングＴＯで書きｂまれる。また、算出さ
れた条件コードＣＣ１はセット信号５ＥＴＩに応答して
、レジスタ３４Ａに書込まれる。したがって、レジスタ
３４Ａはｌ”コードを変更する命令の内、最も新しく実
行された命令が出力した条件コードがセットされている
。

こうして、Ｌ（１）命令のＰＩステージはサイクルＣ８
、Ｃ９Ｌ（２）命令はＣＩＯ，Ｃ１ｌ、Ａ命令はＣｌ２
Ｃ１３で実行される。ただし、これら３つの命令はいず
れも第２Ｅユニツ）２０Ｂで実行可能のため（ＳＵＢＧ
Ｒ＝１＞、Ｗｅ１２＝０となシ、結果データＷＤＡＴＡ
　ｌは第２汎用レジスタ１８Ｂには書込まれない。また
、Ｌ（１）、　Ｌ（２）命令は条件コードを変更する命
令でないのでレジスタ３４Ａの内容は変更されない。ま
た人命令の演算によシ求まった条件コードＣＣＩはサイ
クルＣＩＯでレジスタ３４Ａにセットされることになる
。

以上のようにして、Ｌ（１）、Ｌ（２）、Ａ命令のＤ〜
Ｐｌステージが実行される。しかし、次のＬ（３）命令
に対してアドレスコンフリクトを有するので、このコノ
７リクトが解除するまで、Ｌ（３）命令のＤ２テージは
実行されない。

上記先頭に述べた従来技術によると、このコンフリクト
が解除されるのは、次命令の第２Ｅユニツトでの演算結
果が得られた時以降であるが、次命令に先行するＬ（１
）、　Ｌ（２）命令が第１．第２Ｅユニツトのいずれで
も演算を行い、しかも上記従来例では演算実行時間が同
じであるため、次命令における第１．第２Ｅユニツトで
の演算結果が得られる時刻は同じである。従って、上記
従来技術において、次命令の第２Ｅユニツトでの演算結
果が得られるのは、Ｃ１２サイクルとなる。ゆえに、Ｌ
（３）命令のＤステージは、Ｃ１２サイクルから開始さ
れる。

一方本実施例では、Ｌ（３）命令のＤステージの開始を
早めるために、第１．第２Ｅユニツトのいずれでも演算
を行う命令においては、第２Ｅユニツトでの演算サイク
ル数を第１Ｅユニツトにおける演算サイクル数より短く
シ、シかも次命令の第２Ｅユニツトにおける演算が前命
令の演算終了後直ちに開始できるようにしている。

以下この点をさらに詳しく説明する。

（Ｌ２ステージの詳細）このステージは第２Ｅユニツト２０Ｂに必要なデータを
セットするステージである。このステージは第２■ユニ
ツト２２Ｂによ多制御される。この第２■ユニツ）２２
Ｂには第６図に示されるように、命令キューレジスタ１
４内のレジスタ≠０〜す２に対応してスリップフロップ
１０１〜１０３がそれぞれ設けられ、これらのクリップ
フロップは命令キューレジスタ１４内の対応するレジス
タに有効な解読情報がセットされているが否かを表示す
るだめのものである。すなわち、デコーダ１００はデコ
ード成功信号Ｄｓによシ起動され、そこに入力される入
力ポインタＩＰで示されるレジスタ番号に対応するクリ
ップフロップ１０１〜１０３のいずれかに対してｌ信号
を出力する。この信号は、フリップフロップ１０１−１
０３内の、入力ポインタＩＰに対応する一つの７リツプ
フロツプのデータ端子に入力され、さらにオアゲート１
０７〜１０９の一つを介して、その−レーツプフロツプ
のクロック端子に入力される。こうして、入力ポインタ
ＩＰに対応してクリップフロップ１０１〜１０３の一つ
がセットされる。なお、これらのクリップフロップ１０
１〜１０３はタイミングＴＯでのみ入力データの取シ込
みを行うものとする。さらにフリップフロッグ５３８〜
５４０はそれぞれフリップフロップ１０１〜１０３の出
力をフリップフロップ５４６〜５４８はそれぞれ５３８
〜５４０の出力をｔｉミツリップフロップ１２０〜１２
もそれぞれフリップフロップ５４６〜５４８の出力を１
サイクル遅延して出力するためのもので、これらのクリ
ップフロップ５３８〜５４０．５４６〜５４８，１２０
〜１２２もタイミングＴＯでのみ出力を変化するものと
する。

フリップフロップ１４９，１５０，１５３゜１５４、イ
ンクリメンタ１４８は０．ｌ、２を順次カウントするカ
ウンタを構成し、フリップフロップ１５３，１５４の出
力は、第２Ｅユニツト２０Ｂで実行されるべき命令に関
する情報の選択のための出力ポインタＯＰ２として用い
り、３すなわち、この出力ポイ／りＯＦ２は、線５３Ｂ
を介してセレクタ１６Ｂ、３０Ｂに入力され、実行すべ
き命令の解読情報およびメモリオペランドＭＤＡＴＡ２
がこれらのセレクタにょシ選択的に線４４Ｂ、４５Ｂに
それぞれ出方されるようになる。

しかし、これらの情報を第２Ｅユニツ）２０Ｂにセット
してもよいのは第２Ｅユニツ）２０Ｂにおいて先行する
命令のための演算が終了し、かつ次にＬ２ステージを実
行しようとする命令のだめの情報が命令キューレジスタ
１４、オペランドキューバッファ２８にセットされてい
る場合である。

第２Ｅユニツ）２０Ｂは後述のように第２演算開始信号
ＢＯＰ２に応答してセレクタ１６Ｂ、３０Ｂの出力をセ
ットし、演算の最終サイクルがら終了信号ＥＯＰ２を出
力するようになっている。第２１ユニツト２２Ｂでは、
出力ポインタＯＰ２によシフリップ７０ツブ１２０〜１
２２の出方の一つがセレクタ１２９にょシ選択される。

この選択された信号は出力ポインタＯＰ２で示される命
令キューレジスタ１４内のレジスタに実行すべき命令が
セットされていることを示している。したがって、第２
エユニツト２２Ｂは、線４８Ｂ？介して入力される信号
ＥＯＰ２とセレクタ１２９の出力信号との論理積勿とシ
、両方の信号がともに１のときにのみ演算開始信号ＢＯ
Ｐ２を線５２Ｂに出力するようになっている。

結局、とのＬ２ステージでは次のようにして、第２Ｅユ
ニツト２０Ｂに必要な情報がセットされる。セレクタ１
６ＢＫよシ選択された解読情報の内、０ＰＣＯＤＥ、書
込みレジ２夕査号几７、第２演算表示信号５ＵＢＧＲ，
５ＵＢＣＣおよび条件コード変更表示信号ＣＨＧＣＣは
線４４Ｂを介して直接第２Ｅユニツト２０Ｂに送られ、
読出しレジスタ几Ｒは第２汎用レジスタ１８Ｂに入力さ
れ、レジスタオペラッドＲＤＡＴＡ　２の読出しに用い
られる。このオペランドは線４６Ｂを介して第２Ｅユニ
ツト２０Ｂに入力される。セレクタ３０Ｂによシ選択さ
れたメモリオペランドＭＤＡＴＡ２は線４５Ｂを介して
直接第２Ｅユニツト２０Ｂに送ら号ＢＯＰ２に応答して
取シ込む。

なお、第２■ユニツｌ−２２Ｂでは、第６図に示すよう
に、信号ＢＯＰ２に応答してインクリメンタ１４８が起
動され、そのときの出力ポインタＯＰ２をカウントアツ
プした値を示す信号を７リツプフロツプ１４９，１５０
に出力する。こうして出力ポインタＯＦ２は、信号ＢＯ
Ｐ２が出力されるごとに更新されることになる。また、
信号ＢＯＰ２によシデコーダ１１３が起動される。この
デコーダ１１３はそのときの出力ポインタの値に応じて
、オアクー）１０７〜１０９の一つに信号ｌを送る。こ
のときデコーダ１００にはデコード成功信号り、８が入
力されていないがめるいは信号ＤＳが入力されていても
そのときの入力ポインタの値は出力ポインタＯＰ２の値
と異なるので、出力ポインタＯＰ２に対応するクリップ
フロップｉｏｉ又は１０２又は１０３のデータ端子には
、デコーダ１００から信号ｌが入力されることはない。

したがって、出力ポインタＯＰ２に対応してクリップフ
ロップ１０１−１０３の一つがリセットされることにな
る。

すでに述べたように、仮定では、Ｌ（１）命令のＤステ
ージのためのデコード成功信号ＤＳはタイミングＣＯ，
ＴＩで、出力され、このときの入力ポインタＩＰは０で
あるが、クリップフロップ１０１がタイミングＣＩ、Ｔ
Ｏでセントされ、フリップフロップ５３８，５４６，１
２０がこれよシ順に１サイクルずつ遅れたタイミングＣ
２，Ｃ３，Ｃ４゜の各ＴＯでセットされる。このときフ
リップフロップ１５３，１５４より出力される出力ポイ
ンタＯＰ２は仮定によ、ｉｌｌ、Ｌ２ステージを実行す
べきＬ（１）命令に対するものでなけれはならず、値０
を示す。したがって、セレクタ１２９の出力はタイミン
グＣ４，Ｔｏでは１であり、このときＬ　（１）命令の
前の命令Ｘに対する第２Ｅユニツトでの演算が終了して
いると仮定しているので　（Ｍ号ＥＯＰ２はｌである。

したがって、信号ＢＯＰ２も１となる。こうしてｉ２Ｂ
ユニット２０Ｂに対してＬ　（１）命令の実行に必要な
データがセットされる。

こうして、Ｌ（１）命令のＬ２ステージがサイクルＣ４
に行なわれる。また、この信号ＢＯＰ２にょシデコーダ
１４８が起動され、そのときの出力ポインタＯＰ２をカ
ウントアツプした値ｌを出力する。

この値は７リツプフロンプ１４９，１５０にタイミング
Ｃ４，ＴＩで取り込まれ、さらに、フリップフロップ１
５３，１５４にタイミングＣ５，ＴＯで取シ込まれる。

したがって、出力ポインタＯＰ２はサイクルＣ５では、
次のＬ（２）命令のだめの値１に更新される。

なお、信号ＢＯＰ２によシデコーダ１１３がタイミング
Ｃ４，ＴＯで起動され、そのときの出力ポインタＯＰ２
の値０に対する０）１ゲー）１０７およびフリップフロ
ップ５３８，５４６，１２０のリセット入力に１信号を
出力する。この結果、フリップフロップ１０１，５３８
，５４６，１２０がタイミングＣ５，ＴＯでリセットさ
れる。

全く同じようにＬ（２）、Ａ命令のＬ２ステージが行な
われ、それぞれサイクルＣ５，Ｃ６にこの命令のための
信号ＢＯＰ２が出力される。

この間、出力ポインタＯＰ２はタイミング０５゜ＴＯで
１になり、２次にタイミングＣ６，ＴＯで２にさらに、
Ｃ７，’ｒｏｔてＯに更新される。

ただし、次のＬ（３）命令は人命台に対してアドレスコ
ンフリクトがあるため、この命令のだめのデコード成功
信号ＤＳがタイミングＣ８，Ｔｌで出力されるので、Ｌ
命令のＬ２ステージはサイクルＣ１２まで延期される。

したがって、出力ポインタ０ＰＺｔ；ｉ：タイミングＣ
７，ＴＯでの値ｌをそれまで保持しつづけている。

タイミングＣ８，ＴＩ’″ｃＬ（３）命令のだめのデコ
ード成功信号Ｄ８が出力されると、タイミングＣ９，Ｔ
ｏでフリップフロップ１０１がセットされる。その後Ｌ
（１）、　Ｌ（２）、　Ａ命令の場合と全く同様にタイ
ミングＣ１２，ＴＯでＬ（３）命令のための演算開始信
号ＢＯＰ２が出力される。

（Ｅ２ステージの動作）ｉ２Ｅユニット２０Ｂでは第７図に示すようにレジスタ
２９８〜３０５にそれぞれ、第２演算表示偏号５ＵＢＣ
Ｃ，条件コード変更表示信号ＣＨＧＣＣ演算開始信号Ｂ
ＯＰ２、レジスタ変更信号Ｓ　ＵＢＧ几、書込、４　Ｌ
”）スタ番号Ｒｗ　、オペレーションコードＯＰ　Ｃ０
ＤＥ　、　レジスタオペランドＲＤＡＴＡ　２、メモリ
オペランドＭＤＡＴＡ２が信号ＢＯＰ２に応答してＬ２
ステージの動作によυセットされている。第２演算回路
３０７は信号ＢＯＰ２で起動され、レジスタ３０３にセ
ットされたＯＰ　　Ｃ０ＤＥによシ指定される演算を行
ない、演算結果ＷＤＡＴＡ２をレジスタ３１０に送出す
るとして、また、０ＰＣＯＤＥが条件コードｋＫ更する
演算を指示しているときには、条件コードＣＣ２を演算
結果ＷＤＡＴＡ２と演算の種類に依存して算出して出力
する。また演算の最終サイクルで１ｉｉｌＪ’４８Ｂに
演算終了信号ＥＯＰ２を出力するようになっている。こ
の信号は、次にＢＯＰ２信号が入力されるまで毎サイク
ル出力される。また、入力されたＯＰ　Ｃ０ＤＥで指定
される演算をこの第２演算回路３０７が実行できないと
きでも、この回路３０７はこの信号ＥＯＰ２を次に信号
ＢＯＰ２が入力されるまで毎サイクル出力する。したが
って、現在、仮定では、第２演算回路３０７はｌマシン
サイクルの演算しか実行しないと仮定しているので、信
号ＥＯＰ２は毎サイクル出力されることになる。また、
レジスタ１０に演算結果ＷＤＡＴＡ２がタイミングＴＯ
でセットをれ、レジスタ３０２にセットされている書込
みレジスタ査号几Ｗがレジスタ３０９にタイミングＴＯ
でセットされ、同様にレジスタ３００゜３０１にそれぞ
れセットされた信号ＢＯＰ２と５ｕＢｃ＋ｎ、とが論理
積ゲートを介してタイミングＴ。

でレジスタ３０８にセットされる。レジスタ３０８の出
力はその値が１のときに第２汎用レジスタ１８Ｂに結果
ＷＤＡＴＡ２を書込むべきことを示す書込信号ＷＣ２で
ある。

レジスタ２９８の出力ＶＡＬＩＤは条件コードＣＣ２が
有効であることを示す信号であシ、第２演算表示信号８
０ＢＣＣが１である命令のＬ２ステージが実行されたと
きに１１！：なる。すなわち、Ｌ２ステージが実行され
た命令の演算が第２Ｅユニツト２０Ｂで実行可能でろシ
、かつ、条件コードを変更する命令のときに信号ＶＡＬ
ＩＤが１となり、それ以外の命令のときには０となる。

また、レジスタ２９９の出力とレジスタ３００の出力の
論理積がアンドゲートから出力される。

この論理積５ＥＴ２は、条件コードを変更する命令のＥ
ステージで１とナシ、それ以外の命令では０となる。こ
の信号８　Ｅ　’ｌ’　２は、条件コードＣＣ２と有効
表示信号ＶＡＬＩＤ’に条件コードレジスタ３４Ｂ（第
１Ｂ図）にセットするのに用いられる。

Ｌ（１）、Ｌ（２）、Ａ命令に対しては各々サイクル′
Ｃ５，Ｃ６，Ｃ７で演算が行なわれ、結果データＷＤＡ
ＴＡ２、書込レジスタ番号ＲｗＸ曹込み信号ＷＣ２がそ
れぞれタイミングＣ６，Ｃ７，Ｃ８のＴＯで線５０Ｂに
出力されることになる。Ｌ（３）命令についてもサイク
ルＣ１３で演算が同じように行なわれる。

また人命台においては、条件コードＣＣ２そのセット信
号５ＥＴ２、有効信号■ＡＬＩＤがタイミング０６．Ｔ
ｏにて？ｆＭ７０Ｂに出力される。

（Ｐ２ステージの詳細）Ｅ２ステージでこのように求められた結果データＷＤＡ
ＴＡ２は線５０Ｂを介して第２汎用レジスタ１８Ｂに送
られ、簀込み信号ＷＣ２が１のときに番号Ｒｗで示され
るレジスタに書込まれる。

また、セント信号５ＥＴ２が１のときには、条件コード
レジスタ３４Ｂ（第１Ｂ図）に条件コードＣＣ２と有効
表示信号ＶＡＬＩＤがセットされる。

セット信号Ｓ　Ｅ　Ｔ　２が０のときには、レジスタ３
４Ｂの内容はかわらない。したがって、Ｅ２ステージを
実行された命令が条件コードをかえる命令のときには、
レジスタ３４Ｂの内容が沓きかえられる。したがって、
この命令が第２Ｅユニツトで実行可能なときには、レジ
スタ３４Ｂの新しい内容は、値１をもつＶＡＬＩＤ信号
とｍ２Ｂユニツト２０Ｂで新たに求められた条件コード
ＣＣ２である。しかし、この命令が第２Ｅユニツト２０
Ｂで実行できない命令のときには、レジスタ３４Ｂの新
しい内容は値０をもつＶＡＬＩＤ信号と、第２Ｅユニツ
ト２０Ｂから線７０Ｂに出力されている無意味なデータ
である。一方、Ｅ２ステージが実行された命令が条件コ
ードをかえない命令のときＬ（１）、　Ｌ（２）、　Ａ
命令については、それぞれタイミングＣ７，Ｃ８，Ｃ９
のＴＯにて演算結果が第２汎用レジスタに書き込まれ、
またＬ（３）命令についてはタイミングＣ１５のＴＯに
て書き込まれる。

また、人命令については、タイミングＣ７，ＴＯにて条
件コードと値ｌを持つＶＡＬＩＤ信号がレジスタ３４Ｂ
にセットされる。

本実施例においては従って、人命令の結果はＣ９，Ｔｏ
にて第２汎用レジスタに書き込まれるため、この時点で
この結果をアドレス計算で用いる必要のあるＬ（３）命
令とのアドレスコンフリクトが解消し、後述するように
アドレスコンフリクト検出回路３２の出力ＡＣＯＮＦが
０となシ、第１エユニツト２０Ａは次のＬ（３）命令の
Ｄステージを開始できる。従って後続のＬ（３）命令の
ＤステージはＣ８にて開始することができ、上記従来例
に比較して４サイクル（従来例における２サイクル）早
めることができる。

この４サイクルの短縮の内訳けは、Ｄステージの開始後
第２汎用レジスタに書き込みが終了するまでのサイクル
数の短縮分２サイクルと、第２Ｅユニツトが第１Ｂユニ
ツトに比べＬ（１）、　Ｌ（２）命令を半分のピッチで
演算を行えるため、ｌ命令毎に１サイクルずつ計２サイ
クル早期に第２Ｅユニツトでの演算が開始できたことに
よる短縮分２サイクルである。

ここで、第２Ｅユニツトが上記従来例に比べ、実際に半
分のピンチで演算を行える上で、命令のデコードそのも
のが従来例に比べ半分のピッチで行われる必要があるこ
と、そして本実施例においてそのように構成しているこ
とは言うまでもない。

（アドレスコンフリクト検出動作）アドレスコンフリクト検出回路３２の構成は、第８図に
示すように上記従来例におけると同様でよく、ここでは
概略のみ説明する。

フリップフロップ２００〜２０２は、命令キューレジス
タ１４のす０〜＋２の各レジスタに対応し、その中に入
っている命令が汎用レジスタを変更する命令であり、し
かも末だ変更を終えていない状態でおることを示す。レ
ジスタ２１８〜２２０は、命令キューレジスタ１４の＋
ＯＮ＋２の各レジスタに対応し、その中に汎用レジスタ
を変更する命令が入っている場合、その書き込みレジス
タ番号Ｒｗを保持する。比較器２２４は、命令レジスタ
に保持されている命令のインデックスレジスタ及びペー
スレジスタ番号Ｒ工、几Ｂと、命令キューレジスタ内の
汎用レジスタの変更の終っていない命令の書き込みレジ
スタ番号とを比較し、比較結果をオアゲート２３５に出
力する。

セレクタ２５６は、スリップフロップ２００〜２０２の
値のうち、第１Ｅユニツトでの演算が開始したものを選
択し、フリップフロップ２５８に出力する。

またセレクタ２２７は、レジスタ２１８〜２２０に格納
されている書き込みレジスタ番号のうち、第１Ｂユニツ
トでの演算が開始したものを選択し、レジスタ２２８に
出力する。比較器２３０は、命令レジスタに保持されて
いる命令のＲ，、Ｒ１と、第１Ｅユニツトでの演算中の
、汎用レジスタの変更の終っていない命令の書き込みレ
ジスタ番号とを比較し、比較結果をオアクー）２３５に
出力する。オアゲート２３５は線５８にアドレスコンフ
リクトの発生を示すＡＣＯＮＦ信号を出力する。

クリップフロップ２００〜２０２及びレジスタ２１８〜
２２０へのセットは、それぞれセット回路２５０，２２
５によってＤＳ信号の立った時に、ＩＰ信号で示される
番号のものに対してなされる。

クリップフロップ２００〜２０２のリセットは、第２Ｅ
ユニツトの演算結果の第２汎用レジスタへの書き込み信
号ＷＣ２Ｇが立った時にリセット回路２５４によって、
また第２Ｅユニツトでは演算の行われない命令について
は第１Ｅユニツトでの演算が開始した時にリセット回路
２５２によって行われる。

レジスタ２３７，２０４は、ＯＰｌの遅延信号を作成す
る。レジスタ２３６，５４３はＢＯＰ　ｌの遅延信号を
作成する。

第９Ｃ図に、フリップフロップ２００〜２０２゜２５８
、レジスタ２１８〜２２０，２２８、比較器２２４，２
３０、ＡＣＯＮＦ信号５８のタイムチャートを示す。

〔動作の詳細■〕

条件コードコンフリクトか漬る場合、この場合の装置と
その動作説明のために以下では、Ｌ（１）。

Ａ、ＢＣがこの順に実行され、Ｌ（２）命令が実行され
るものとする。また、これらの命令間およびこれらに先
行する命令とこれらの命令の間でアドレスコンフリクト
がないと仮定する。

（ＢＣ命令の処理）このときの動作のタイムチャートは第１１Ａ〜１１Ｂ図
に示される。ただし、この図では、条件コードコンフリ
クトの動作の理解に必要な信号のみを示しである。

Ｌ（１）、Ａ命令は先に述べたのと全く同じように実行
され、ＢＣ命令のＤステージがサイクルｃ２で実行され
ると仮定する。

ＢＣ命令のり、Ｄ’ステージにおいては、Ｌ　（１）　
。

人命令と同様に加算器２４でアドレスが算出されるが、
このアドレスは分岐先の命令のアドレスでめる。ＢＣ命
令のデコーダ１２による解読情報は、他の命令と同じよ
うにデコード成功信号ＤＳ（これはタイミングＣ２，Ｔ
ｌで出力される）に応答して命令キューレジヌタ１４に
格納される。また、デコーダ１２の出力の内、分岐命令
表示信号ＭＡＲＫが線４２を介して条件コードコンフリ
クト検出回路３６に送られる。回路３６は、後述するよ
うに条件コードコンフルクト信号ＣＣ０ＮＦをタイミン
グＣ３，Ｔｏで１にする。第１Ｉユニツト２２Ａはこの
信号に応答して、後続の命令に対するデコード成功信号
ＤＳの発生を抑市する。こうしてＢＣ命令のり、Ｄ’ス
テージが終了する。ＢＣ命令のＡ、Ａ’ステージにおい
ては上述の命令アドレスに基づき主メモリからタイミン
グＣ５，Ｔ。

で読出されたしく２）命令がフェッチ回路（図示せず）
の制御によシ命令バッファ６Ａ、６Ｂの内のターゲット
ストリーム側にタイミングＣ６，Ｔｏに格納される。フ
ェッチ回路はさらに引続き、このＬ（２）命令につづく
命令列を順次主メモリ２６から読出し、ターゲットスト
リーム側の命令バンファ６Ａ又は６Ｂに順次格納する。

サイクルＣ６においては、人命令の第２Ｅユニツ）２０
Ｂでの演算が終了するため、信号ＥＯＰ２がこのサイク
ルにおいて出力される。したがって、第２Ｉユニツト２
２Ｂよシ信号ＢＯＰ２がこのサイクルＣ６で出力される
。このため、ＢＣ命令のＬ２ステージがサイクルＣ６に
おいて可能となる。

Ｌ２ステージにおいては、セレクタ１６Ｂによシ選択さ
れた、ＢＣｏｉ’ｉ令の解読情報が第２Ｅユニツト２０
Ｂにセントδれる。ＢＣ合会合必要とする演算は、この
解読情報に基づく分岐成功の判定である。しかし、他の
命令と異なシ、本実施例ではこの判定が条件コードコン
フリクト検出回路３６によシなされる。したがって、セ
レクタ１６Ｂの出力は線４４Ｂを介して、この検出回路
３６に送られ、そこにセットされる。なお、セレクタ１
６Ｂの出力は他の命令と同じく、第２Ｅユニツト２０Ｂ
にも送られる。

また、Ｌ２ステージではセレクタ３０ＢがＢＣ命令に関
するデータを選択するように制御される。

Ｌ２ステージの次のステージでは、上述のごとく、分岐
成功判定が回路３６で行われ、第２Ｅユニツト２０Ｂは
実質的に動作しないで、演算終了信号ＥＯＰ２をサイク
ルＣ７から出力するのみである。

しかし、他の命令と同じくこのステージをＥ２ステージ
と呼ぶことにする。

とのＥ２ステージにおいては、条件コードコンフリクト
検出回路３６がレジスタ３４Ｂの出力に基づく分岐成功
判定が可能かどうかを検出する。

この分岐判定がＥ２ステージで可能となるのは、ＢＣ命
令の前の命令が条件コードを変更する命令でかつ第２Ｅ
ユニツ）２０Ｂで実行できる命令でるる。したがって、
レジスタ３４Ｂ内の信号ＶＡＬＩＤが１のときである。

分岐判定が可能なときには、判定の終了時に、コンフリ
クト信号ＣＣ０ＮＦを０にする。また、判定の結果、分
岐が成功のときには分岐成功信号ＢＣＴＫＮを線７４に
出力する。一方、分岐判定不可能のときには、これらの
イｈ号ＣＣ０ＮＦは変化しないし、信号ＢＣＴＫＮは出
力されない。

今の場合、先行する人命令は第２Ｅユニツト２０Ｂで実
行可能で、かつ、条件コードを変更する命令であるので
、第２Ｅユニツト２０Ｂから、人命令のＥ２ステージの
終了後には、レジスタ３４Ｂ内の信号ＶＡＬＩＤは値ｌ
を有する。したがって、回路３６は分岐判定可能なもの
として、レジスタ３４Ｂから入力される条件コードＣＣ
２と、命令デコーダ１２からすでに入力されているマス
ク信号ＭＡＳＫによ多分岐成功判定を行う。この結果、
分岐成功と判定されたと仮定すると、信号ＢＣＴＫＮが
１となる。これにょシフリップフロップ９が反転される
。また、条件コードコンフリクト信号ＣＣ０ＮＦはタイ
ミングＣ９，ＴＯでゼロになる。こうして、ＢＣ命令の
Ｅステージが終了する。

次のステージ（これをＰ２ステージと呼ぶ）では次の動
作が行なわれる。すなわち、フリップフロラ１９０反転
に伴ない、読出し回路８は分岐先のＬ（２）命令をタイ
ミングＣ８，ＴＯで命令レジスタ１０にセットする。ま
た、信号ＣＣ０ＮＦが０でアシ、また、仮定によシアド
レスコンフリクトがないと仮定しているので、第１Ｉユ
ニツ）２２Ａは次の命令に対するデコード成功信号ＤＳ
をタイミングＣ８，ＴＩで出力する。こうして、分岐成
功の場合、分岐先のＬ（２）命令のＤステージサイクル
Ｃ８で実行可能となる。なお、読出し回路８はＢＣ命令
のＤステージの開始後、分岐不成功時に実行すべき命令
を命令レジスタ１０にあらかじめセットする。しだがっ
て、分岐成功判定の結果、分岐不成功のときには、信号
ＤＳに応答して、分岐不成功側の命令が実行される。

一方、上記従来例においては、人命令の第２Ｅユニツト
の演算はＣ８，Ｃ９サイクルにて行われ、分岐判定はＣ
１Ｏサイクルに行われ、従って、分岐先命令Ｌ（２）の
ＤステージはＣＩ２から開始される。

ゆえに本発明によればＬ（２）のＤステージは上記従来
例に比較して４サイクル早めることができる。

この４サイクルの短縮の内訳けは、Ｄステージの開始後
、第２Ｅユニツトによって条件コードが得られるまでの
サイクル数の短縮分２サイクルと、ｉ２Ｂユニットが第
１Ｂユニツトに比べＬ　（１）命令を半分のピッチで演
算を行えるため、人命令の第２Ｅユニツトでの演算が１
サイクル早期に開始できることによる短縮分ｌサイクル
と、条件コードが得られてから分岐判定及び命令レジス
タへの分岐先命令切り出しを行うまでのサイクル数の短
縮によるｌサイクルである。

（条件コードコンフリクト検出回路とその動作）条件コ
ードコンフリクト検出回路３６の構成は第１０図に示す
よ、うに、上記従来例におけると同様でよく、ここでは
概略のみ説明する。

フリップ７０ング４０６は、粂件コードコンンリクトの
発生ｒ示すＣＣ０ＮＦ’信号を線７２に出力する。４０
６はＢＣ命令についてＤｓ倍信号立った時にセットされ
、分岐判定回路４１７からの分岐判定終了信号ＥＮＤに
応答して、制御回路４０４によシリセットされる。

アンドゲート４０９はＢＣ命令の第１Ｅユニツトでの演
算開始条件をクリップフロップ４１３に入力する。４１
３はこれを、ＣＣ１を用いて分岐判定を行う場合の、判
定指令信号Ｊ１として分岐判定回路４１７に出力する。

アントゲ−１−４１０はＢＣ命令の第２Ｅユニツトでの
演算開始条件を７リツプ７０ツブ４１４に入力する。４
１４はこれを、ＣＣ２’ｉ用いて分岐判定を行う場合の
、判定指令信号Ｊ２として分岐判定回路４１７に出力す
る。

レジスタ４０３は、ＢＣ命令のマスクを格納し、分岐判
定回路４１７に出力する。

分岐判定回路４１７は、分岐判定終了を意味するＥＮＤ
信号と、分岐成功を示すＢ　ＣＴＫＮ信号とを出力する
。

ＣＣ０ＮＦ、Ｊ　ｌ、Ｊ　２．ＥＮＤ、ＢＣＴＫＮの各
信号のタイムチャートを第１１Ｂ図に示す。

し発明の効果〕本発明によれは、システムプログラムのようにＬｏａｄ
　、・Ａｄｄ等の演算ステージの短い命令が大半を占め
るプログラムにおいても第２Ｅユニツトによって第１Ｅ
ユニツトに比較して早期に演算結果を求めることができ
るため、アドレスコンフリクト、ＢＣ命令の高速化が実
現できる。最近の大型汎用計算機においては〜システム
プログラムを実行した場合の、１命令当りの平均処理時
間のうち、アドレスコンフリクト及びＢＣ命令の分岐判
定によるものはそれぞれ１０９６程度と考えられるが、
本発明はこれらを大幅に削減する効果があシ、大型汎用
計算機の高速化に有効と考えられる。

【図面の簡単な説明】

第１Ａ、ＩＢ商は本発明による実施例の異なる部分のブ
ロック回路図、第２図は、ディジタルコンピュータを構
成するための第１Ａ図、第１Ｂ図の配置を示す。第３Ａ、３−Ｂ図はそれぞれ本発明による実施例で用い
る一つの命令フォーマットの例を示す。第４図は上記実施例で用いる第１の貼合制御ユニットの
概略回路構成図である。第５図は上記実施例で用いる第１の演算実行ユニットの
概略構成図である。第６図は上記実施例で用いる第２の命令制御ユニットの
概略構成図である。第７図は上記実施例で用いる第２の演算実行ユニットの
概略構成図である。第８図は上記実施例で用いるアドレスコンフリクト検出
回路の概略構成図である。第９Ａから９Ｏ図は、上記実施例のアドレスコンフリク
トがある場合のタイムチャートである。第９Ｄ、９Ｂ図は従来例と本実施例における命令処理ス
テージをそれぞれ示す。第１Ｏ図は上記実施例で用いる条件コードコンフリクト
検出回路の概略構成図を示す。第１１ＡとＩＩＢ図は、上記実施例の、条件コードコン
フリクトがある場合のタイムチャートである。代理人　弁理士　壽士寿≠ 高橋明

Claims

【特許請求の範囲】

１、　パイプラインモードで各命令を複数のステージに
分けて実行するデータ処理装置であって、命令の実行を
制御する命令制御手段と、実行可能な命令を順次解読し
、それぞれの演算ステージ実行に必要なデータを最短で
Ｎ２サイクルピンチにて生成する手段と、複数の命令に
対して生成されたデータを最短でＮ２サイクルピッチに
て待行列として格納する手段と、複数の命令が必要とす
る演算を最短でＮｌサイクルピッチにて実行可能な第１
の演算実行手段と、該複数の命令の内の一部の命令が必
要とする演算を最短でＮ２サイクルピッチにて実行可能
な第２の演算実行手段とを有し、該命令制御手段は、該
第１の演算実行手段での演算終了に同期して、順次、次
の命令のためのデータを該格納手段から選択して該第１
の演算実行手段に最短でＮｌサイクルピッチにて送出す
る手段と、該第２の演算実行手段での演算終了に同期し
て、順次次の命令のためのデータを該格納手段から選択
して該第２の演算実行手段に最短Ｎ２サイクルピッチに
て送出する手段と、各命令について、その所、定のステ
ージにおいて先行する命令の演算結果を利用するか否か
を検出する手段と、該検出結果が肯定的となった命令に
対しては該所定のステージの実行を、該先行命令に対す
る演算が該第１．第２の演算実行手段のいずれかで終２
　該検出手段は、各命令の演算に必要なオペランドアド
レスを算出するステージにおいて、各命令が該先行命令
の演算結果を利用して該アト３、該検出手段は、各命令
の所定のステージにおいて、各命令が該先行命令の演算
の結果により定められ名条件コードを利用して、分岐判
定を４、最短でＮｌサイクルピンチで発行される該第１
の演算実行手段での演算終了を示す信号は１回の発行に
おいてはＮ２サイクルの期間オンで、最低でも次の（Ｎ
ｌ−Ｎ２）サイクルの期間はオフとな如、該命令制御手
段は、この演算終了信号がオンである時にこれに応答し
て次の命令のためのデータを該格納手段から選択して該
第７、上記においてクリップフロンプ、レジスタ等の同
期化に要する論理素子は第１の演算実行手段を構成する
ものも含めてＮ２サイクルピッチのタイミングパルスに
同期して変更され得ることを特徴とする上記第１．２，
３，４，５．６