JPS6037938B2 - 情報処理装置 - Google Patents

情報処理装置

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JPS6037938B2
JPS6037938B2 JP55187950A JP18795080A JPS6037938B2 JP S6037938 B2 JPS6037938 B2 JP S6037938B2 JP 55187950 A JP55187950 A JP 55187950A JP 18795080 A JP18795080 A JP 18795080A JP S6037938 B2 JPS6037938 B2 JP S6037938B2
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memory
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/44—Arrangements for executing specific programs
    • G06F9/4401—Bootstrapping
    • G06F9/4406—Loading of operating system
    • G06F9/441—Multiboot arrangements, i.e. selecting an operating system to be loaded

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  • Computer Security & Cryptography (AREA)
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  • General Physics & Mathematics (AREA)
  • Computer And Data Communications (AREA)
  • Stored Programmes (AREA)
  • Multi Processors (AREA)
  • Exchange Systems With Centralized Control (AREA)

Description

【発明の詳細な説明】 本発明は複数個の異なったオペレーションシステム（Ｏ
Ｓ）を電源オン後あるいはリセット後にいずれか１つを
起動させるための複数のイニシャルプログラムロード（
ＩＰＬ）を有するマイクロコンピュータに関する。
従来のマイクロコンピュータには通常、ＩＰＬを一種類
しかなく、０６も１種類しか起動がかからなかった。
複数個の異なったＯＳたとえばフロッピーデイスク、マ
イクロデイスク、デジタルカセットなどを電源オン後あ
るいはリセット後にいずれかひとつ起動させたい場合は
、オペレータが操作していた。すなわち、第１図に示す
ように、ｍＬを。ードした後、すなわちメインメモリに
イニシャルプログラムを格納した後は、オペレータがコ
ンソールからいずれのＯＳを使うかをリセツトすること
によって例えばＯＳＡ，ＯＳＢ，ＯＳＣをプログラム上
で選択していた。従って、もし複数個のＩＰＬモードが
ある場合には、メインメモリ内にＲＯＭの形でモード数
に対応した複数個のＩＰＬをメインメモリのＲＯＭ領域
に格納しておかねばならず、それだけユーザが使えるメ
インメモリの領域は少なかった。さらにはＯＳＡ，ＯＳ
Ｂ，０６Ｃをプログラム上で選択していたため、スピー
ドが遅いという欠点もあった。本発明はこの欠点を除去
し、固定メモリ内に格納された複数のｍＬを効率よく使
用することができ、電源オン時にそれぞれのＯＳが、独
自に起動されることを可能とするマイクロコンピュータ
を提供することを目的とする。
本発明は、中央処理装置と、該中央処理装置のリセット
後に、所定の周辺装置から実行すべきプログラムを該中
央処理装置内のメインメモ川こ読み込ませるためのイニ
シャル・プログラム・ローダー（ＩＰＬ）を複数種類記
憶したＩＰＵ専用メモリと、複数のＩＰＬのうちの一つ
を選択するためのＩＰＬ選択用スイッチと、前記リセッ
ト後に前記中央処理装暦が出力するアドレスが所定の範
囲内にあるときに前記ＩＰＬ専用メモリをチップ・ィネ
ーブル状態とするデコーダとを具備し、前記ＩＰＬ専用
メモリの複数のアドレス入力端子の内の最下位ビットか
ら上位ビッドーこ向けて複数ビット分のアドレス入力端
子を前記中央処理装置のアドレスバスに接続し、残りの
上位ビットのアドレス入力端子を前寄りＰＬ選択用スイ
ッチに接続し、前記ＩＰＬ専用メモリのデータ出力端子
を前記中央処理装置のデータバスに接続し、前記リセッ
ト後に、前記中央処理装置が出力するアドレスと、前記
ＩＰＬ選択用スイッチが出力するアドレスによって前記
ＩＰＬ専用メモリをアクセスし、前記複数のＩＰＬのう
ちから選択されたＩＰＬを前記データバスを介して前記
中央処理装置に直接転送して実行させることを特徴とす
る。
以下本発明の一実施例を図面に従って詳述する。
本実施例のマイクロコンピュータは、第２図に示すよう
に、ＣＰＵＩＯとメインメモリ２０を接続する８ビット
のデータ線Ｄｏ〜Ｄ７と、アドレス線Ａｏ〜Ａ，５に接
続されたＩＰＬ専用固定メモリであるＲＯＭ３０を含む
。
本実施例においては、ＩＰＬ専用ＲＯＭ３０は５１２バ
イト×４のメモリ容量をもつものであって、各５１２バ
イトの領域に１個が格納された計４種類のＩＰＬが格納
される。ＣＰＵＩＯとメインメモリ２０を結ぶ１６ビッ
ト（Ａｏ〜Ａ，５）のアドレスバス（第２図ａ）の下位
９ビットのアドレス線へ〜Ａ８は、ＲＯＭ３０のアドレ
ス入力Ａｏ〜Ａ８に直接入力している。（第２図ｂ）。
また、第２図ｂに示すように、ｍＬ用ＲＯＭ３０のアド
レスビットＡ９とＡ，ｏは、ＩＰＬ選択部３０４内の２
つのＩＰＬ選択用スイッチ３０２，３０３に接続される
。たとえば、アドレスビットＡ，。は、スイッチ３０２
のスイッチをオンにすると強制的に論理川こなり、オフ
すると抵抗Ｒを介して電源電圧Ｖが加わり強制的に論理
１となる。したがって、２つのスイッチ３０２，３０３
のオンオフ状態によって、４個のＩＰＬを選択できる。
ｍＬ用ＲＯＭ３０のチップィネーブル端子ＣＥは、第２
図ａに示すように、アドレスバスＡ９〜Ａ，５の７ビッ
トをデコード回路４０でデコードした信号を受ける。こ
れは１６ビットのアドレスバスの信号が１６進数でＦＥ
ＯＯからＦＦＦＦまでの範囲にあるとき、ｍＬ用ＲＯＭ
３０がィネーブル状態となり、ＲＯＭ３０の内容がデー
タ線３０１に読み出されるようにするためである。した
がって、本発明の上記実施例において、メインメモリ２
０のメモリ空間のマップ（写像）状態を第３図に示すと
、１６ビットのアドレスバスが１６隼法でＦＥＯＯから
ＦＦＦＦを指定してにろ場合は、メインメモリ２０の内
容を指定する代りにｍＬ専用ＲＯＭ３０がチップィネー
プルされて有効にＲＯＭ３０のＡｏ〜Ａ８の８ビットに
従ってそのＲＯＭ３０のデータがデータ線３０１に読み
出される。
すなわち、ＩＰＬ専用固定メモリであるＲＯＭ３０の実
際の容量は５１２×４バイトであるが、ＣＰＵ側から見
ると与えるアドレスビットがへ〜Ａ８であるので５１２
バイトにすぎない。
そしてＲＯＭ３０の上位ビットん〜Ａ，ｏに対してＩＰ
Ｌ設定部３０４により設定することで、ＲＯＭ３０内の
５１２バイトづつ４つに分けたメモリ領域のいずれか１
つが選択される。従ってＣＰＵは常に固定したＩＰＬ用
メモリ領域ＦＥＯＯ〜ＦＦＦＦの部分を指定するだけで
良いので、動作が非常に簡単になる。上記実施例におい
て、ＩＰＬの種類は第３図に示すように４個であって、
１個のＩＰＬが５１２バイトである。
したがって、円ＬＩを読み出す場合には、まず、あらか
じめ、第２図ｂは示すＩＰＬ用ＲＯＭのアドレス線Ａ，
。とＡ９に後続されたスイッチ３０２，３０３をそれぞ
れオン状態にして論理（００）を入れておけば、ＲＯＭ
３０の５１２バイトすなわち５１２ワードはＣＰＵから
送られてくる下位アドレスへ〜Ａ８によって指定されて
ＩＰＬＩのプログラム内容がデータバス３０１に読み出
される。同様に第３図のメモリマップ図において、ｍＬ
，ＩＰＬ３，ＩＰＬ４の各５１２バイト（ワード）から
つくられるそれぞれのイニシャルプログラムはスイッチ
３０２，３０３をそれぞれ（オン、オフ）、（オフ、オ
ン）、（オフ、オフ）に設定しておくことで得られる。
したがって、上記実施例では、第４図に示すように、ス
イッチ３０２，３０３のオンオフの状態によってあらか
じめどの０６をさすか、すなわち０６Ａ，０６Ｂ，ＯＳ
Ｃ及び０６Ｄのいずれかをセットしておけば、自動的に
任意のＯＳを起動することができる。また、上記実施例
では、ＩＰＬ専用ＲＯＭを用いることによってメインメ
モリ内のアドレス空間が、従来はＩＰＬＩ〜ＩＰＬ４の
メモリ領域すなわち５１２ワード×４必要としたがメイ
ンメモリ領域の押り格納用アドレス空間はＥＦＯＯから
ＦＦＦＦまでの５１２バイトに減少するという効果があ
る。
さらに、複数個の異なったＯＳをパワーオン後あるいは
リセット後にどれか１つを起動させたい場合は、ＩＰＬ
モードを複数個もたせるようにして各々のＯＳが独自に
起動されるようにした。したがって、複数のＯＳをオペ
レータの操作なしに起動できる。図面の簡単な説明第１
図は従来の０６起動に関するフローチャート、第２図は
本発明の一実施例のブロック図でありａはデータバスと
アドレスバスに接続されるｍＬ専用ＲＯＭの周辺回路ｂ
は前記ＲＯＭの臭体図、第３図はメインメモリ内のアド
レス空間を示すメモリマップ図、第４図は本発明の０６
起動時に対するフローチャートである。
１ ０・・・・・・ＣＰＵ、２０・・・・・・メインメ
モリ、３０・・・・・・ＩＰＬ専用固定メモリ（ＲＯＭ
）、４０・・・・・・デコーダ、３０１……データ線、
３０２，３０３……ｍＬ選択用スイッチ、３０４・・・
・・・ＩＰＬ選択部、Ａｏ〜Ａ，。
・・・・・・アドレスビット。第１図 第２図（０） 繁２図【ｂ） 繁３図 簾４図

Claims (1)

  1. 【特許請求の範囲】 １ 中央処理装置と、 該中央処理装置のリセツト後に、所定の周辺装置から
    実行すべきプログラムを該中央処理装置内のメインメモ
    リに読み込ませるためのイニシヤル・プログラム・ロー
    ダー（ＩＰＬ）を複数種類記憶したＩＰＬ専用メモリと
    、 複数のＩＰＬのうちの一つを選択するためのＩＰＬ
    選択用スイツチと、 前記リセツト後に前記中央処理装
    置が出力するアドレスが所定の範囲内にあるときに前記
    ＩＰＬ専用メモリをチツプ・イネーブル状態とするデコ
    ーダとを具備し、 前記ＩＰＬ専用メモリの複数のアド
    レス入力端子の内の最下位ビツトから上位ビツドに向け
    て複数ビツト分のアドレス入力端子を前記中央処理装置
    のアドレスバスに接続し、残りの上位ビツトのアドレス
    入力端子を前記ＩＰＬ選択用スイツチに接続し、 前記
    ＩＰＬ専用メモリのデータ出力端子を前記中央処理装置
    のデータバスに接続し、 前記リセツト後に、前記中央
    処理装置が出力するアドレスと、前記ＩＰＬ選択用スイ
    ツチが出力するアドレスによつて前記ＩＰＬ専用メモリ
    をアクセスし、前記複数のＩＰＬのうちから選択された
    ＩＰＬを前記データバスを介して前記中央処理装置に直
    接転送して実行させることを特徴とする情報処理装置。
JP55187950A 1980-12-29 1980-12-29 情報処理装置 Expired JPS6037938B2 (ja)

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DE8181305916T DE3176868D1 (en) 1980-12-29 1981-12-17 Information processor with initial programme loading
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