CN103812739B - Fpga与dsp的通信装置和通信方法 - Google Patents

Abstract

本发明公开了一种FPGA与DSP的通信装置和通信方法，通信装置包括：数字信号处理DSP单元、现场可编程门阵列FPGA单元和总线，所述DSP单元与所述FPGA单元通过所述总线电连接；所述DSP单元，用于通过所述总线向所述FPGA单元发送控制指令和待处理数据，所述控制指令用于指示对所述待处理数据进行处理；所述FPGA单元，用于接收所述控制指令和所述待处理数据，根据所述控制指令在所述待处理数据在所述FPGA单元中的第一存储地址中读取所述待处理数据，并根据所述第一存储地址对所述待处理数据进行相应处理。本发明实施例有效保证了FPGA与DSP的通信过程中，数据在传输过程中的可靠性。

Description

FPGA与DSP的通信装置和通信方法

技术领域

本发明涉及通信与控制技术领域，尤其涉及一种FPGA与DSP的通信装置和通信方法。

背景技术

随着地铁车辆行业迅猛的发展，要求地铁车辆的牵引控制单元要有更高的处理速度和更加强大的处理能力。目前国内具有自主知识产权的地铁车辆牵引控制单元在现场可编程门阵列（Field－Programmable Gate Array，FPGA）的应用方面尚未成熟，设计出一种简单有效的FPGA与数字信号处理器（Digital Signal Processing，DSP）的通信接口电路是关键攻坚技术。

现有技术中，DSP与FPGA通过外部存储器接口（External Memory Interface，EMIF）并行总线实现数据交换。DSP通过并行总线对FPGA内部的随机存储器（Random AccessMemory，RAM）模块进行存取操作达到数据交换的功能。

然而，现有技术中，FPGA内部数据操作流程复杂多变、没有固定的方式，使得数据在传输过程中的可靠性难以保证。

发明内容

本发明提供一种FPGA与DSP的通信装置和通信方法，用以解决现有并行通信中FPGA内部数据操作流程复杂多变、没有固定的方式，使得数据在传输过程中的可靠性难以保证的问题。

本发明实施例提供一种FPGA与DSP的通信装置，其特征在于，包括：数字信号处理DSP单元、现场可编程门阵列FPGA单元和总线，所述DSP单元与所述FPGA单元通过所述总线电连接；

所述DSP单元，用于通过所述总线向所述FPGA单元发送控制指令和待处理数据，所述控制指令用于指示对所述待处理数据进行处理；

所述FPGA单元，用于接收所述控制指令和所述待处理数据，根据所述控制指令在所述待处理数据在所述FPGA单元中的第一存储地址中读取所述待处理数据，并根据所述第一存储地址对所述待处理数据进行相应处理。

本发明实施例提供一种FPGA与DSP的通信方法，其特征在于，包括：

数字信号处理DSP单元通过总线向现场可编程门阵列FPGA单元发送控制指令和待处理数据，所述控制指令用于指示对所述待处理数据进行处理；

所述FPGA单元根据所述控制指令在所述待处理数据在所述FPGA单元中的第一存储地址中读取所述待处理数据；

所述FPGA单元根据所述第一存储地址对所述待处理数据进行相应处理。

本发明提供的FPGA与DSP的通信装置和通信方法，FPGA可以利用待处理数据在FPGA单元中的存储地址与控制指令的对应关系在本地的存储地址中读取与控制指令对应的待处理数据，还可以根据待处理数据所存储地址对应的处理操作，对待处理数据进行相应处理，有效保证了数据在传输过程中的可靠性。

附图说明

图1为本发明提供的一种FPGA与DSP的通信装置一个实施例的结构示意图；

图2为本发明提供的一种FPGA与DSP的通信装置另一个实施例的结构示意图；

图3为本发明提供的一种FPGA与DSP的通信方法一个实施例的流程图。

具体实施方式

图1为本发明提供的一种FPGA与DSP的通信装置一个实施例的结构示意图。该装置由FPGA单元与DSP单元及其两个单元的外围最小系统电路构成。所谓外围最小系统电路就是使硬件单元能独立工作的最基本电路，通常包括：主芯片，即FPGA单元、DSP单元等，以及调试接口、电源、时钟和复位。其中，FPGA单元的功能可以由FPGA芯片实现，DSP单元的功能也可以由DSP芯片实现。DSP单元的外部存储器接口的程序可以由C语言编写，FPGA通信接口模块的程序可以由硬件描述语言编写。FPGA通信接口模块是模拟DSP单元读、写时序与DSP单元进行数据交换的必要组成模块。FPGA单元与DSP单元之间可以采用串行或并行方式通信。本申请所有实施例中，以FPGA单元与DSP单元之间采用并行方式通信为例进行说明。

如图1所示，所述通信装置包括：数字信号处理DSP单元11、现场可编程门阵列FPGA单元12和总线13，DSP单元11与FPGA单元12通过所述总线13电连接；

DSP单元11，用于通过总线13向FPGA单元12发送控制指令和待处理数据，该控制指令用于指示对待处理数据进行处理；

FPGA单元12，用于接收控制指令和待处理数据，根据控制指令在FPGA单元12中的第一存储地址中读取待处理数据，并根据该第一存储地址对待处理数据进行相应处理。

具体地，当DSP单元11需要FPGA单元12进行数据处理时，通过总线13将待处理数据，以及对待处理数据进行操作的控制指令发送给FPGA单元12。

待处理数据在FPGA单元12中所存放的地址可以预先设定，即，不同的待处理数据与在FPGA单元12中所存放的地址（即第一存储地址）之间可以存在预设对应关系。进一步的，FPGA单元12中用于存储待处理数据的第一存储地址与对待处理数据进行的处理操作之间可以存在预设的对应关系。

当FPGA单元12接收到DSP单元11发送的控制指令和待处理数据后，FPGA单元12可以解析该控制指令，并根据控制指令在FPGA单元对应的第一存储地址中读取待处理数据，由于第一存储地址与对待处理数据进行的处理操作之间存在预设的对应关系，因此，FPGA单元12可以进一步根据第一存储地址与处理操作的对应关系对该第一存储地址内存储的待处理数据进行相应的数据处理操作。

可选的，FPGA单元12在对待处理数据进行相应的数据处理后，将得到的处理结果数据存储至与第一存储地址对应的第二存储地址以供DSP单元通过总线13从第二存储地址读取处理结果数据。

本发明以DSP处理器芯片作为主控芯片，DSP处理器可以通过外部存储器接口模块与FPGA协处理器芯片通过总线连接。应用DSP处理器的外部存储器接口模块的时序作为基准时序，实现DSP主处理器芯片与FPGA协处理器芯片的通信。

本实施例提供的FPGA与DSP的通信装置，FPGA可以利用待处理数据在FPGA单元中的存储地址与控制指令的对应关系在本地的存储地址中读取与控制指令对应的待处理数据，还可以根据待处理数据所存储地址对应的处理操作，对待处理数据进行相应处理，有效保证了数据在传输过程中的可靠性。

图2为本发明实施例提供的另一种FPGA与DSP的通信装置的结构示意图。是在如图1所示的通信装置的基础上对其进行细化后的通信装置。可选的，总线13可以为外部存储器EMIF接口总线，该总线13可以包括数据总线131、地址总线132和控制总线133。其中：

数据总线，用于将待处理数据发送至FPGA单元；

地址总线，用于将待处理数据和控制指令所要发送至FPGA单元内的具体地址发送给FPGA单元；

控制总线，用于将读、写时序信号、使能信号和中断信号发送给FPGA单元。FPGA单元12可以具体包括：通信模块121、随机存储器RAM模块122、控制模块123和至少一个功能模块124；RAM模块122包括控制区域1221、数据输入区域1222；其中：

控制区域1221，用于存储控制指令；

数据输入区域1222，包括多个存储地址，用于存储待处理数据，该存储地址与至少一个功能模块124对应；

其中，控制指令与待处理数据存储的第一存储地址存在对应关系，该对应关系可由设计该通信装置的技术人员预先通过编程来完成，并且可以根据具体需求要求进行更改。

通信模块121，用于接收DSP单元11通过总线13发送的控制指令和待处理数据，将控制指令存储至控制区域1221，将待处理数据存储至数据输入区域1222中的第一存储地址；

控制模块123，用于扫描控制区域1221，读取并解析控制指令，确定待处理数据存储的第一存储地址；并从第一存储地址读取待处理数据，将待处理数据发送给第一存储地址对应的至少一个功能模块124；

功能模块124，用于对待处理数据进行相应处理

具体地，当DSP单元11与FPGA单元12组成的通信装置在上电之后，DSP单元11首先完成对其内部各个寄存器的配置和初始化，例如：对读、写时序的配置；然后，DSP单元11给需要进行数据交换的单元模块（FPGA单元12）发送使能信号，使FPGA单元12被选中作为当前工作的单元模块，并开始工作。DSP单元11将待处理数据和控制指令通过数据总线131，发送给FPGA单元12中的通信模块121，再由通信模块121将所述待处理数据发送到数据输入区域1222中的第一存储地址，将控制指令发送到控制区域1221中，而地址总线132则是将待处理数据和控制指令具体所要发送至FPGA单元12内的地址发送给所述FPGA单元12中的通信模块121，以供通信模块121根据该地址将待处理数据和控制指令发送到指定地址中。

FPGA单元12在上电之后，可以通过通信模块121模拟DSP单元11的读写时序，实现与DSP单元11同步。FPGA单元12可以通过总线13接收待处理数据和控制指令并分别存放到数据输入区域1222中的第一存储地址和控制区域1221中，在接收到DSP单元11发送的中断信号后，控制模块123开始扫描控制区域1221，读取并解析控制区域1221中存储的控制指令，通过控制指令与待处理数据存储的第一存储地址的对应关系，确定待处理数据存储的第一存储地址。控制模块123可以从第一存储地址中读取待处理数据，然后，通过第一存储地址与功能模块124的对应关系将待处理数据发送给所述第一存储地址对应的至少一个功能模块124，完成数据处理过程。

上述实施例中提供了FPGA单元12接收DSP单元11发送的待处理数据和控制指令，并对待处理数据进行相应处理的过程。进一步的，本发明实施例还进一步提供了FPGA单元12将处理后得到的结果数据发送给DSP单元11的过程。

可选的，RAM模块122还可以进一步包括：数据输出区域1223；

数据输出区域1223，包括多个存储地址，用于存储功能模块124对待处理数据进行相应处理后得到的处理结果数据，该数据输出区域1223中的存储地址与数据输入区域的存储地址相对应；

功能模块124，还用于对待处理数据进行相应处理得到处理结果数据后，将处理结果数据存储至数据输出区域1223中的第二存储地址。

具体地，功能模块124对待处理数据进行相应处理后得到处理结果数据，并将处理结果数据存入到数据输出区域1223中的第二存储地址，其中，第二存储地址与上述第一存储地址之间可以存在对应关系，该对应关系可由设计该通信装置的技术人员预先通过编程来完成，并且可以根据具体需求更改。

相应的，DSP单元11，在发出中断信号的设定时延之后，通过总线13从数据输出区域1223中的第二存储地址读取处理结果数据。

具体地，根据技术人员对功能模块124处理数据所用时间的综合考虑，设定一个中断信号的时延，当DSP单元11发出中断信号告知FPGA单元12进行数据处理时开始，经过该时延规定的时间长度后，DSP单元11可以主动从FPGA单元12中的数据输出区域1223中的第二存储地址中读取处理结果数据。

可选的，在DSP单元11发送待处理数据给FPGA单元12后，还可以对发送的待处理数据与FPGA单元12接收到的待处理数据进行一致性校验。具体地，通信模块121将接收到的待处理数据发送至RAM模块122中的数据输入区域1222后，再从数据输入区域1222将该待处理数据进行回读，并发送给DSP单元11，由DSP单元11校验所发送的待处理数据和FPGA单元12返回的待处理数据是否一致，如果一致，DSP单元11发送一个中断信号给FPGA单元12，以告知FPGA单元12进行数据处理过程；如果不一致，则重复发送以及验证待处理数据过程，直到DSP单元11验证的发送与接收的待处理数据一致，则DSP单元11发送一个中断信号给FPGA单元12，以告知FPGA单元12进行数据处理过程。

相对应的，DSP单元11从FPGA单元12中的数据输出区域1223中的第二存储地址中读取处理结果数据时，为了保证读取数据的稳定性，也可进行多次读取，并将每次读取的处理结果数据进行比较，如果一致，则确定该数据为最终处理结果数据，如果不一致，则DSP单元11从新发送待处理数据给FPGA单元12，再次完成如上述描述的所有对待处理数据的后续处理过程。

本实施例提供的一种FPGA与DSP的通信装置，其中提供了FPGA单元和DSP单元的一种可行的内部结构。FPGA可以利用待处理数据在FPGA单元中的存储地址与控制指令的对应关系，由控制模块123扫描控制区域1221，获取、解析控制指令后，在数据输入区域1222中读取与控制指令对应的待处理数据；还可以根据待处理数据所存储地址对应的功能模块124，对待处理数据进行相应处理；还可以根据待处理数据所存储地址与处理结果数据存储地址的对应关系将对待处理数据进行相应处理后得到的处理结果数据存储至数据输出区域1223，以供DSP单元读取，从而有效保证了数据在传输过程中的可靠性。

图3为本发明实施例提供的一种FPGA与DSP的通信方法流程图。该方法流程图所述方法可以由图1所示实施例提供的FPGA与DSP的通信装置来执行。如图3所示，所述通信方法具体包括：

S301，数字信号处理DSP单元通过总线向现场可编程门阵列FPGA单元发送控制指令和待处理数据，所述控制指令用于指示对所述待处理数据进行处理；

具体地，当DSP单元需要FPGA单元进行数据处理时，通过总线将待处理数据，以及对待处理数据进行操作的控制指令发送给FPGA单元。

S302，所述FPGA单元根据所述控制指令在所述FPGA单元中的第一存储地址中读取所述待处理数据；

具体地，在进行数据传输之前，预先设置好待处理数据所存放的地址和控制指令以及对待处理数据进行处理操作的对应关系。当FPGA单元接收到DSP单元发送的控制指令和待处理数据后，根据控制指令在FPGA单元中对应的第一存储地址中读取待处理数据；

S303，所述FPGA单元根据所述第一存储地址对所述待处理数据进行相应处理。

具体地，根据预先设置的第一存储地址与处理操作的对应关系对该地址内存储的待处理数据进行相应的数据处理。

本实施例提供的一种FPGA与DSP的通信方法，FPGA可以利用待处理数据在FPGA单元中的存储地址与控制指令的对应关系在本地的存储地址中读取与控制指令对应的待处理数据，还可以根据待处理数据所存储地址对应的处理操作，对待处理数据进行相应处理，有效保证了数据在传输过程中的可靠性。

在上述实施例提供的FPGA与DSP的通信方法中，在步骤303后，还可以继续进行步骤304~305，该步骤304~305未在图3中标注。

S304，所述FPGA单元将根据所述第一存储地址对所述待处理数据进行相应处理后得到的处理结果数据存储至与所述第一存储地址对应的第二存储地址；

具体地，根据待处理数据所存放的地址和对待处理数据进行处理操作的对应关系，FPGA单元对待处理数据进行相应处理，并通过待处理数据所存储的第一存储地址与处理结果数据所存储的第二存储地址的对应关系，将对待处理数据进行相应处理后得到的处理结果数据存储至第二存储地址，所述第一存储地址和所述第二存储地址的对应关系可以由设计本方法的技术人员通过编写程序来完成，并且可以根据要求进行更改。

S305，所述DSP单元通过所述总线从所述第二存储地址读取所述处理结果数据。

具体地，DSP单元在向FPGA单元发送待处理数据和控制指令后，经过固定时延，主动从FPGA单元中的第二存储地址中读取处理结果数据。

本实施例提供的一种FPGA与DSP的通信方法，FPGA可以利用待处理数据在FPGA单元中的存储地址与控制指令的对应关系在本地的存储地址中读取与控制指令对应的待处理数据；还可以根据待处理数据所存储地址对应的处理操作，对待处理数据进行相应处理；还可以根据待处理数据所存储地址与处理结果数据存储地址的对应关系将对待处理数据进行相应处理后得到的处理结果数据存储至相应地址，以供DSP单元读取，从而有效保证了数据在传输过程中的可靠性。

本领域普通技术人员可以理解：实现上述各方法实施例的全部或部分步骤可以通过程序指令相关的硬件来完成。前述的程序可以存储于一计算机可读取存储介质中。该程序在执行时，执行包括上述各方法实施例的步骤；而前述的存储介质包括：ROM、RAM、磁碟或者光盘等各种可以存储程序代码的介质。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (7)

1.一种FPGA与DSP的通信装置，其特征在于，包括：数字信号处理DSP单元、现场可编程门阵列FPGA单元和总线，所述DSP单元与所述FPGA单元通过所述总线电连接；

所述DSP单元，用于通过所述总线向所述FPGA单元发送控制指令和待处理数据，所述控制指令用于指示对所述待处理数据进行处理；

所述FPGA单元，用于接收所述控制指令和所述待处理数据，根据所述控制指令在所述FPGA单元中的第一存储地址中读取所述待处理数据，并根据所述第一存储地址对所述待处理数据进行相应处理；

其中，在所述DSP单元发送所述待处理数据给所述FPGA单元后，还对发送的所述待处理数据与所述FPGA单元接收到的所述待处理数据进行一致性校验；

所述FPGA单元，还用于将根据所述第一存储地址对所述待处理数据进行相应处理后得到的处理结果数据存储至与所述第一存储地址对应的第二存储地址；

所述DSP单元，还用于通过所述总线从所述第二存储地址读取所述处理结果数据；

所述FPGA单元包括：通信模块、随机存储器RAM模块、控制模块和至少一个功能模块；所述RAM模块包括控制区域和数据输入区域；

所述控制区域，用于存储所述控制指令；

所述数据输入区域，包括多个存储地址，用于存储所述待处理数据，所述存储地址与所述至少一个功能模块对应；

所述通信模块，用于接收所述DSP单元通过所述总线发送的所述控制指令和所述待处理数据，将所述控制指令存储至所述控制区域，将所述待处理数据存储至所述数据输入区域中的所述第一存储地址；

所述控制模块，用于扫描所述控制区域，读取并解析所述控制指令，确定所述待处理数据存储的所述第一存储地址；并从所述第一存储地址读取所述待处理数据，将所述待处理数据发送给所述第一存储地址对应的至少一个功能模块；

所述功能模块，用于对所述待处理数据进行相应处理。

2.根据权利要求1所述的FPGA与DSP的通信装置，其特征在于，所述RAM模块还包括：数据输出区域；

所述数据输出区域，包括多个存储地址，用于存储所述功能模块对所述待处理数据进行相应处理后得到的处理结果数据，所述数据输出区域中的存储地址与所述数据输入区域的存储地址相对应；

所述功能模块，还用于对所述待处理数据进行相应处理后得到处理结果数据，将所述处理结果数据存储至所述数据输出区域中的所述第二存储地址。

3.根据权利要求2所述的FPGA与DSP的通信装置，其特征在于，所述通信模块，还用于从所述总线接收所述DSP单元发送的中断信号，将所述中断信号发送至所述控制模块；

所述控制模块，还用于根据所述中断信号扫描所述控制区域，以读取所述控制指令。

4.根据权利要求3所述的FPGA与DSP的通信装置，其特征在于，所述DSP单元，还用于在发出所述中断信号的设定时延之后，通过所述总线从所述数据输出区域中的所述第二存储地址读取所述处理结果数据。

5.根据权利要求1-4任一项所述的FPGA与DSP的通信装置，其特征在于，所述总线包括：数据总线、地址总线和控制总线；

所述数据总线，用于将所述控制指令和所述待处理数据发送至所述FPGA单元；

所述地址总线，用于将所述待处理数据和所述控制指令所要发送至所述FPGA单元内的具体地址发送给所述FPGA单元；

所述控制总线，用于将读、写时序信号、使能信号和中断信号发送给所述FPGA单元。

6.根据权利要求5所述的FPGA与DSP的通信装置，其特征在于，所述总线为外部存储器EMIF接口总线。

7.一种FPGA与DSP的通信方法，其特征在于，包括：

数字信号处理DSP单元通过总线向现场可编程门阵列FPGA单元发送控制指令和待处理数据，所述控制指令用于指示对所述待处理数据进行处理；

所述FPGA单元根据所述控制指令在所述FPGA单元中的第一存储地址中读取所述待处理数据；

所述FPGA单元根据所述第一存储地址对所述待处理数据进行相应处理；

所述FPGA单元根据所述第一存储地址对所述待处理数据进行相应处理之后，还包括：所述FPGA单元将根据所述第一存储地址对所述待处理数据进行相应处理后得到的处理结果数据存储至与所述第一存储地址对应的第二存储地址；所述DSP单元通过所述总线从所述第二存储地址读取所述处理结果数据；

其中，在所述DSP单元发送所述待处理数据给所述FPGA单元后，还对发送的所述待处理数据与所述FPGA单元接收到的所述待处理数据进行一致性校验。