CN201974820U

CN201974820U - 一种用于射频识别的基带处理装置及其读写器

Info

Publication number: CN201974820U
Application number: CN2010206042522U
Authority: CN
Inventors: 刘春江; 段璞; 黄新利
Original assignee: Invengo Information Technology Co Ltd
Current assignee: Invengo Information Technology Co Ltd
Priority date: 2010-11-12
Filing date: 2010-11-12
Publication date: 2011-09-14
Anticipated expiration: 2020-11-12

Abstract

本实用新型涉及一种用于射频识别的基带处理装置，包括数字信号处理器、实现分发功能的协处理器和模拟前端，所述数字信号处理器和协处理器通过数据传输通道和命令通道连接；所述协处理器和模拟前端通过数字信号发送通道和数字信号接收通道连接。本实用新型还涉及一种读写器。实施本实用新型的用于射频识别的基带处理装置及其读写器，具有以下有益效果：由于使用模拟前端替代分立的模数和数模转换装置，且兼容处理IQ双通道；同时，使用DSP控制FPGA实现功能，将控制部分和功能部分分开。所以其集成度高、稳定性好、成本低。

Description

一种用于射频识别的基带处理装置及其读写器

技术领域

本实用新型涉及信号处理，更具体地说，涉及一种用于射频识别的基带处理装置及其读写器。

背景技术

射频识别（RFID）技术是利用空间电磁波的反射进行通信来识别目标的技术。目前，射频识别技术在物流、交通等领域得到广泛应用。其中UHF频段的RFID技术以其识别距离远，工作效率高，标签体积小等优点成为行业内最优前景的频段，但因其刚开始进入大规模应用，技术水平还没有达到成熟的地步，现有的UHF频段读写器大多存在集成度较低，稳定性不高，且成本偏高的缺点。

实用新型内容

本实用新型要解决的技术问题在于，针对现有技术的上述集成度较低、稳定性不高、成本较高的缺陷，提供一种集成度高、稳定性高、成本低的用于射频识别的基带处理装置及其读写器。

本实用新型解决其技术问题所采用的技术方案是：构造一种用于射频识别的基带处理装置，包括数字信号处理器、实现分发功能的协处理器和模拟前端，所述数字信号处理器和协处理器通过数据传输通道和命令通道连接；所述协处理器和模拟前端通过数字信号发送通道和数字信号接收通道连接。

在本实用新型所述的用于射频识别的基带处理装置中，所述协处理器为可编程逻辑器件。

在本实用新型所述的用于射频识别的基带处理装置中，连接所述数字信号处理器和协处理器之间的数据传输通道为地址总线和数据总线；所述命令通道为ARE和AWE控制线。

在本实用新型所述的用于射频识别的基带处理装置中，所述数字信号发送通道是为数模转换输入信号的数据总线；所述数字信号接收通道是为模数转换输出信号的数据总线。

在本实用新型所述的用于射频识别的基带处理装置中，所述协处理器和模拟前端之间还通过控制总线连接。

在本实用新型所述的用于射频识别的基带处理装置中，连接所述协处理器和模拟前端之间的控制总线为SPI总线。

在本实用新型所述的用于射频识别的基带处理装置中，所述协处理器进一步包括命令解析模块、功能实现模块和控制模块，其中，所述命令解析模块接收来自所述数字信号处理器的命令，并将解析后的结果输送到所述功能实现模块和控制模块；所述功能实现模块还分别与所述数据传输通道、数字信号发送通道和数字信号接收通道连接；所述控制模块接收来自所述命令解析模块的信号、产生控制信号并通过所述控制总线传输到模拟前端。

在本实用新型所述的用于射频识别的基带处理装置中，所述模拟前端包括模数转换单元和数模转换单元，所述模数转换单元接收模拟信号并将其转换为数字信号并通过所述数字信号接收通道传送到所述协处理器；所述数模转换单元通过所述数字信号发送单元接收数字信号、将其转换为模拟信号并发送。

本实用新型还揭示了一种用于射频识别的读写器，包括射频模块和基带处理装置，所述基带处理装置包括数字信号处理器、实现分发功能的协处理器和模拟前端，所述数字信号处理器和协处理器通过数据传输通道和命令通道连接；所述协处理器和模拟前端通过数字信号发送通道和数字信号接收通道连接；所述协处理器为可编程逻辑器件；连接所述数字信号处理器和协处理器之间的数据传输通道为地址总线和数据总线；所述命令通道为ARE和AWE控制线；所述数字信号发送通道是为数模转换输入信号的数据总线；所述数字信号接收通道是为模数转换输出信号的数据总线；所述协处理器和模拟前端之间还通过控制总线连接；连接所述协处理器和模拟前端之间的控制总线为SPI总线。

实施本实用新型的用于射频识别的基带处理装置及其读写器，具有以下有益效果：由于使用模拟前端替代分立的模数和数模转换装置，且兼容处理IQ双通道；同时，使用DSP控制FPGA实现功能，将控制部分和功能部分分开。所以其集成度高、稳定性好、成本低。

附图说明

图1是本实用新型用于射频识别的基带处理装置及其读写器实施例基带处理装置的结构示意图；

图2所述实施例中基带处理装置的接口结构示意图；

图3a、图3b、图3c是所述实施例中基带处理装置的电路原理图。

具体实施方式

下面将结合附图对本实用新型实施例作进一步说明。

如图1所示，在本实用新型用于射频识别的基带处理装置及其读写器实施例中，该基带处理装置包括数字信号处理器1（DSP）、协处理器2（可编程逻辑器件，FPGA）、模拟前端3（AFE）及三者间的连接通道。DSP处理产生系统控制指令，并通过其与FPGA的连接通道发送给FPGA，在本实施例中，DSP与FPGA的连接通道为数据传输通道和命令传输通道，其中数据传输通道为双向的数据总线和单向的地址总线，命令传输通道为读使能(ARE)和写使能（AWE）控制线；协处理器2包括命令解析模块21、功能实现模块22以及控制模块23，当协处理器2即FPGA接收DSP发送的命令时，在命令解析模块21中进行指令解析，然后控制功能实现模块22完成基带功能处理，并调用控制模块23通过与AFE的连接通道控制AFE并与其通信；在本实施例中，FPGA与AFE的连接通道包括数字信号接收通道、数字信号发送通道以及控制总线，其中，该控制总线为SPI串行总线，数字信号接收通道、数字信号发送通道为数据传输总线；模拟前端3包括模数转换单元31和数模转换单元32，模数转换单元31接收模拟信号将其转换为数字信号并通过数字信号接收通道传送到协处理器2；数模转换单元32通过数字信号发送单元接收数字信号、将其转换为模拟信号并发送。模/数转换器件AFE在FPGA的控制下对发送数据进行数模转换然后送入射频通道，并对射频通道传回的I、Q双路模拟数据进行模数转换然后送回FPGA进行基带处理。值得一提的是，在本实施例中，模数转换模块同时对I、Q两路信号进行处理，并利用串行复用的方式将两路信号交替输出到FPGA。

在本实施例中，AFE系统时钟由FPGA中的控制模块进行配置。

在本实施例中，DSP采用BF518，FPGA采用XC3S700A，AFE采用MAX19712。数字信号处理器1负责处理从上位机接收到的命令，将其译成相应的命令字，调用对应程序生成命令及数据，传送给协处理器2；协处理器2采用Xilinx公司Spartan3A系列XC3S700A型FPGA器件，协处理器2中包含命令解析模块21负责对数字信号处理器1发送的命令进行解析，解析出功能执行指令则开启相应功能模块对数据进行处理，解析出控制指令则调用控制模块对其他器件如模拟前端3进行控制；模拟前端3采用MAXIM公司的MAX19712型AFE器件，模拟前端3中包括数模转换单元32及模数转换单元31，负责对发送信号进行数模变换，发送给射频端口，并对从射频端口接收的信号进行模数转换，送入FPGA进行功能处理。参见图3a、图3b和图3c，其中，图3a、图3b和图3c是同一个电原理图中的不同部分，这三个图合起来是一个完整的基带处理装置的电路原理图。

本实用新型基带处理结构的各部件间接口（连接通道）关系如图2所示，DSP与FPGA之间的连接为读使能ARE，写使能AWE，地址线ADDR及双向数据线DATA，其中ARE与AWE控制双向数据线DATA的数据传递方向；FPGA与AFE之间的连接为SPI串行总线，AFE时钟CLK，及负责传输发送数字信号的DA数据线与负责传输接收数字信号的AD数据线，其中SPI串行总线包括串行时钟SCLK，串行使能SCS，串行输入DIN及串行输出DOUT。

如图2所示，本实用新型读写器基带处理构架完成的信号处理包括DSP到FPGA的命令传递，和FPGA到DSP的结果返回，以及DSP经FPGA对AFE的控制方法。首先上位机通过串口发送指令，在DSP中被解析成命令字，可以调用相应的处理程序。处理程序包含对FPGA的写指令，对FPGA的读指令，及通过FPGA对AFE进行控制的指令。

当DSP运行写指令时，写使能AWE被触发，写地址通过地址线ADDR传入FPGA,数据线DATA方向为从DSP到FPGA传递写数据，当FPGA检测到写使能AWE有效时，从地址线ADDR上读出写地址，找到该地址对应的命令，读出数据线上的数据写入相应寄存器，如果写入寄存器为模块使能，FPGA将开启相关功能模块及控制模块。

当DSP运行读指令时，读使能ARE被触发，读地址通过地址线ADDR传入FPGA，当FPGA检测到读使能ARE有效时，从地址线ADDR上读出读地址，找到该地址对应的指令，读出该寄存器的值写入数据线DATA，这时候数据线DATA的方向为从FPGA到DSP，DSP从地址线上取出返回的结果完成指令。

当DSP运行对AFE的控制指令时，首先通过写指令将寄存器配置数据传入FPGA；然后FPGA通过解析指令启动相应的控制模块；通过这些控制模块FPGA可以为AFE提供时钟，还可以通过控制AFE时钟使能来控制AFE的开启与关闭，以及通过SPI串行总线对AFE控制寄存器进行修改，从而改变AFE的状态控制等。

本实施例中还揭示了一种用于无线识别读写器，该读写器包括射频模块和基带处理装置，其基带处理装置就是上面描述的基带处理装置。

以上所述实施例仅表达了本实用新型的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本实用新型专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干变形和改进，这些都属于本实用新型的保护范围。因此，本实用新型专利的保护范围应以所附权利要求为准。

Claims

1.一种用于射频识别的基带处理装置，其特征在于，包括数字信号处理器、实现分发功能的协处理器和模拟前端，所述数字信号处理器和协处理器通过数据传输通道和命令通道连接；所述协处理器和模拟前端通过数字信号发送通道和数字信号接收通道连接。

2.根据权利要求1所述的用于射频识别的基带处理装置，其特征在于，所述协处理器为可编程逻辑器件。

3.根据权利要求2所述的用于射频识别的基带处理装置，其特征在于，连接所述数字信号处理器和协处理器之间的数据传输通道为地址总线和数据总线；所述命令通道为读使能和写使能控制线。

4.根据权利要求3所述的用于射频识别的基带处理装置，其特征在于，所述数字信号发送通道是为数模转换输入信号的数据总线；所述数字信号接收通道是为模数转换输出信号的数据总线。

5.根据权利要求1-4任意一项所述的用于射频识别的基带处理装置，其特征在于，所述协处理器和模拟前端之间还通过控制总线连接。

6.根据权利要求5所述的用于射频识别的基带处理装置，其特征在于，连接所述协处理器和模拟前端之间的控制总线为SPI总线。

7.根据权利要求6所述的用于射频识别的基带处理装置，其特征在于，所述协处理器进一步包括命令解析模块、功能实现模块和控制模块，其中，所述命令解析模块接收来自所述数字信号处理器的命令，并将解析后的结果输送到所述功能实现模块和控制模块；所述功能实现模块还分别与所述数据传输通道、数字信号发送通道和数字信号接收通道连接；所述控制模块接收来自所述命令解析模块的信号、产生控制信号并通过所述控制总线传输到模拟前端。

8.根据权利要求7所述的用于射频识别的基带处理装置，其特征在于，所述模拟前端包括模数转换单元和数模转换单元，所述模数转换单元接收模拟信号并将其转换为数字信号并通过所述数字信号接收通道传送到所述协处理器；所述数模转换单元通过所述数字信号发送单元接收数字信号、将其转换为模拟信号并发送。

9.一种用于射频识别的读写器，包括射频模块和基带处理装置，其特征在于，所述基带处理装置为权利要求5或8所述的基带处理装置。