CN103067059B - 基于延迟分集和cpci总线的短波收发信道处理设备 - Google Patents
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Abstract
本发明提供一种基于延迟分集和CPCI总线的短波收发信道处理设备，包括CPCI总线和连接至CPCI总线的主控模块、接口模块、频率合成模块、射频模块、数字信号处理模块、前面板模块以及电源模块，其中：主控模块适于执行对短波收发信道处理设备的操作控制，接口模块适于传输对外的音频和数据信号，频率合成模块适于提供各路信号的时钟信号和混频信号，射频模块适于对六路短波信号进行滤波和变频，并将处理后的信号传输至数字信号处理模块，数字信号处理模块对音频或数据信号进行延迟分集处理，发射信号时，让同一音频信号的副本经不同长度的延迟量后从不同的天线发射出去，接收时，对数据信号进行分集处理。
Description
技术领域
本发明涉及电子电路设计领域，具体而言涉及一种基于延迟分集和CPCI总线的短波收发信道处理设备。
背景技术
在无线通信环境中，信道衰落是影响信号质量的主要因素，而采用多天线分集方法则能够有效地对抗无线信道的衰落，为通信系统提供可靠的信息传输。多天线分集技术的基本原理是通过空间、频率等多个信道承载相同信息的信号副本，并将多路信号的能量按照一定的规则合并起来，多天线分集技术中的发射和接收分集技术均可获得较高分集增益。其中发射分集中的延迟分集技术，实质上是人工制造了一种色散信道，将一个窄带频率非选择性衰落信道变为频率选择性衰落信道，从而实现了发射分集。这种方法优点是实现简单，还易于与空时编码、智能天线等技术相结合，提高物理层信息传输的可靠性。而现有的一些短波通信系统中，常将分集技术和编码技术分成不同的设备，不能实现一体化设计，很难最大程度的提高系统的通信增益。
发明内容
本发明目的在于提供一种基于延迟分集和的CPCI总线短波收发信道处理设备，可以实现六个通道的短波信号的激励和接收功能。该设备采用延迟分集技术，可以提高通信增益和抗干扰能力；同时采用CPCI总线，集成度较高，可以减少多通道通信设备的体积和重量。
为达成上述目的，本发明提出一种基于延迟分集和CPCI总线的短波收发信道处理设备，包括CPCI总线和连接至CPCI总线的主控模块、接口模块、频率合成模块、射频模块、数字信号处理模块、前面板模块以及电源模块，其中：主控模块适于执行对短波收发信道处理设备的操作控制，接口模块适于传输对外的音频和数据信号，频率合成模块适于提供各路信号的时钟信号和混频信号，射频模块适于对六路短波信号进行滤波和变频，并将处理后的信号传输至数字信号处理模块，数字信号处理模块对音频或数据信号进行延迟或分集处理，发射信号时，让同一音频信号的副本经不同长度的延迟量后从不同的天线发射出去，接收时，对数据信号进行分集处理。
进一步，其中还包括存储器，连接FPGA芯片，用于存储FPGA芯片的程序。
进一步，DSP芯片对所述音频数据延迟处理时，选择信息比特周期作为信号的延迟量，而DSP芯片对数字信号实现分集处理时，使用均衡器或维特比译码获得分集增益。
进一步，其中A/D芯片选用AD9957芯片，下变频芯片选用HSP50216芯片，上变频芯片选用AD9957芯片，DSP芯片选用TMS320C6455芯片，FPGA采用Cyclone II FPGA。
由以上本发明的技术方案可知，本发明的基于延迟分集和CPCI总线的短波收发信道处理设备，可以实现六个通道的短波信号的激励和接收功能，采用延迟、分集技术，可以提高通信增益和抗干扰能力；同时采用CPCI总线，集成度较高，可以减少多通道通信设备的体积和重量。
附图说明
图1为本发明较优实施例的基于延迟分集和CPCI总线的短波收发信道处理设备的模块连接示意图。
图2为图1中的集成数字信号处理模块的原理框图。
图3为图1中短波收发集成数字信号处理模块发射时的信号处理示意图。
图4为图1中短波收发集成数字信号处理模块接收时的信号处理示意图。
具体实施方式
为了更了解本发明的技术内容，特举具体实施例并配合所附图式说明如下。
如图1所示，根据本发明的较优实施例，基于延迟分集和CPCI总线的短波收发信道处理设备，包括CPCI总线和连接至CPCI总线的主控模块、接口模块、频率合成模块、射频模块、数字信号处理模块、前面板模块以及电源模块，其中：主控模块适于执行对短波收发信道处理设备的操作控制，接口模块适于传输对外的音频和数据信号，频率合成模块适于提供各路信号的时钟信号和混频信号，射频模块适于对多路短波信号进行滤波和变频，并将处理后的信号传输至数字信号处理模块，数字信号处理模块对音频或数据信号进行延迟分集处理，让同一信号的副本的延迟从不同的天线发射出去，在接收端使用均衡器或维特比译码器获得分集增益。
CPCI总线是一种高性能的工业计算机总线标准，可以安装多个标准的CPCI模块，并实现进行数据传输和信息交换；具有非常高的可靠性、抗冲击性、高密度性和耐震动性，可支持更多的插槽，不仅数据传输速度快、而且插槽标准，数字信号不易被干扰从而可降低对总线辐射的要求。
前面板模块适于提供友好的人机界面，实现操作和显示的人机互动。接口模块适于传输对外的音频和数据信号。主控模块适于执行对短波收发信道处理设备的操作控制，包括信号传输与处理控制、显示控制、数字信号处理控制、音频与数据信号的对外输出控制等。本实施例中，主控模块可以装载Windows XP或VxWorks操作系统，主控模块中的CPU为1.0GHz的X86，内存为512M，并带有双10/100M自适应以太网接口，六个串口，四路USB2.0，其PCI总线符合CPCI 2.0R2.1标准。主控模块通过CPCI总线与各模块进行数据通信并控制接口模块、频率合成模块、射频模块和数字信号处理模块，同时可以监测各个模块的状态。
频率合成模块提供各路信号的时钟信号和混频信号。
本实施例中，每个射频模块适于对2路短波信号进行滤波和变频，产生中频信号，再将各信号通道的中频信号传输至数字信号处理模块进行处理。同时，若作为激励时，可以对2路射频信号进行20dB的放大。
图2为图1中的集成数字信号处理模块的原理框图。如图2所示，基于延迟分集的短波收发集成数字信号处理模块，包括：6片A/D芯片、2片下变频芯片、6片上变频模块、FPGA芯片、DSP芯片和CPCI总线，6片A/D芯片分别连接至2片下变频芯片，2片下变频芯片的输出连接至FPGA芯片，DSP芯片分别连接FPGA芯片、CPCI总线并进行数据交互，6片上变频模块的输入连接FPGA芯片。
其中采用TMS320C6455作为DSP芯片，该芯片运算速度快、内存资源丰富、有编解码协处理器，同时带有32bit/33MHz PCI主/从模式接口。采用Altera公司的Cyclone II FPGA，运算速度快，且支持高速差分数据，选用EPCS16芯片存储FPGA程序。A/D选用6片AD9244，选用2片下变频芯片HSP50216，6片上变频模块AD9957。
DSP芯片通过CPCI总线读入音频数据和外部控制命令，同时DSP芯片又将状态信息回传给CPCI总线。图3为图2中短波收发集成数字信号处理模块发射时的信号处理示意图。参考图2和图3，发射时，DSP对音频数据进行编码、延迟分集和调制，处理后的六个通道数据经过6片AD9957芯片，输出6路短波射频小信号。
在接收时，参考图2和图4，6片AD9244对6路短波信号进行采样，将采样的数字信号分别送给两片HSP50216芯片（每片最多可处理4个通道信号）做数字下变频处理，然后送给FPGA芯片作滤波处理，FPGA芯片同时实现模块的内部逻辑控制，最后由FPGA将滤波处理后的数字信号送给DSP芯片，由DSP芯片实现分集处理、解调和解码。其中FPGA程序存储在EPCS16芯片中，DSP程序通过CPCI总线加载运行。FPGA程序通过Quartus II编译生成，DSP程序通过CCS工具编译生成。
在延迟分集处理流程中，对1路数字音频信号进行延迟分集处理。信源输出的信号首先进行信道编码，然后经串并转换变为6路相同的信息序列，最后经过不同长度的延迟后从6个短波激励通道发射出去。对延迟量的选择应当使各激励通道上信号不相关，过长的延迟会增加接收端均衡的复杂度，因此通常选择信息比特周期作为信号的延迟量。接收时使用均衡器或维特比译码获得分集增益。
本实施例的短波收发信道设备，可通过内部CPCI总线与嵌入式计算机、各扩展槽内的功能扩展模块连接，可以扩充网络接口及其它功能，便于系统的软硬件集成、升级。主控模块的操作系统提供了有关CPCI总线的系统调用来配置CPCI设备，操作系统包括有设备初始化、设备读写和中断服务程序的函数。在设备初始化函数中，驱动程序通过CPCI设备号和厂商号扫描CPCI总线并获取配置空间和本地地址空间的基地址；获取CPCI插卡的中断服务号，与相应的中断服务子程序相连接，并开中断。设备写函数向CPCI总线中写数据，并向主控模块中的X86发送中断。设备读函数从CPCI总线中读取数据。驱动程序中的中断服务程序负责将数据已经准备好的状态通知设备读函数。
为了实现CPCI总线与数字信号处理模块中的DSP芯片之间数据传输，主控模块中的双口RAM型号：CY7C131中开辟了两个存储区，一个用来存放CPCI总线发送给DSP芯片的数据，一个存放DSP芯片返回的数据。当由CPCI总线向DSP发送数据时，数据先写入双口RAM，再向DSP发送中断，通知其读取数据。当DSP芯片返回数据时，数据也是先写入双口RAM，再来触发CPCI总线的中断。驱动程序响应该中断后即可读取数据。
程序启动时，通过CPCI总线从主控模块加载数字信号处理模块的DSP程序。正常工作时，主控模块通过CPCI总线给数字信号处理模块发送命令，数字信号处理模块通过CPCI总线给主控模块回送状态信息。这样通过向数字信号处理模块发送给定的操作指令，就可实现短波收发信道处理设备的控制管理。若对系统软件和功能进行升级，可通过CPCI总线自动加载数字信号处理模块DSP程序就可实现。
综上所述，本发明中基于延迟分集的短波收发信道处理设备，可以实现六个通道的短波信号的激励和接收功能。该设备采用延迟分集技术，可以提高通信增益和抗干扰能力；同时该单元采用CPCI总线，集成度较高，可以减少多通道通信设备的体积和重量。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。
Claims (1)
1.一种基于延迟分集和CPCI总线的短波收发信道处理设备，其特征在于，包括：CPCI总线和连接至CPCI总线的主控模块、接口模块、频率合成模块、射频模块、数字信号处理模块、前面板模块以及电源模块，其中：主控模块适于执行对短波收发信道处理设备的操作控制，接口模块适于传输对外的音频和数据信号，频率合成模块适于提供各路信号的时钟信号和混频信号，射频模块适于对六路短波信号进行滤波和变频，并将处理后的信号传输至数字信号处理模块，数字信号处理模块对音频或数据信号进行延迟或分集处理，发射信号时，让同一音频信号的副本经不同长度的延迟量后从不同的天线发射出去，接收时，对数据信号进行分集处理；
其中数字信号处理模块，包括6片A/D芯片、2片下变频芯片、6片上变频模块、FPGA芯片、DSP芯片和CPCI总线，6片A/D芯片分别连接至2片下变频芯片，2片下变频芯片的输出连接至FPGA芯片，DSP芯片分别连接FPGA芯片、CPCI总线并进行数据交互，6片上变频模块的输入连接FPGA芯片，
其中，在发射时，DSP芯片从CPCI总线读入音频数据和外部控制命令并对音频数据进行编码、延迟处理和调制，处理后的,6个通道数据经过6片A/D芯片，输出6路短波射频信号，在接收时，6片A/D芯片对6路短波中频信号进行采样，将采样的数字信号分别送给两片下变频芯片，做数字下变频处理, 然后送给FPGA芯片作滤波处理，FPGA芯片同时实现模块的内部逻辑控制，最后由FPGA将滤波处理后的数字信号送给DSP芯片，由DSP芯片对数字信号实现分集处理、解调和解码，并最终输出数字基带信号至CPCI总线；
还包括存储器，连接FPGA芯片，用于存储FPGA芯片的程序；
DSP芯片对所述音频数据延迟处理时，选择信息比特周期作为信号的延迟量，而DSP芯片对数字信号实现分集处理时，使用均衡器或维特比译码获得分集增益。
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