CN105785335B - 一种基于cPCI的数字阵接收通道性能自动测试系统 - Google Patents

Abstract

本发明公开了一种基于cPCI的数字阵列雷达接收通道性能自动测试系统，其包括上位机、基于cPCI接口的数据采集板卡，数据采集板卡包括cPCI接口单元、处理控制单元、缓存单元、光电转换单元，其中光电转换单元与处理控制单元相连，处理控制单元通过光电转换单元采集数据并存入缓存单元，处理控制单元通过cPCI接口单元与上位机进行通信，处理控制单元基于上位机的控制指令配置工作参数以及将缓存数据传输给上位机；上位机用于向数据采集板卡发出控制指令执行数据采集，以及将接收数据绘制为频域和/或时域波形并输出，基于接收数据执行测试指标运算并输出。本发明用于对数字阵列雷达各接收部分的性能测试，能对其进行快速、高效、准确的性能评估、故障定位。

Description

一种基于cPCI的数字阵接收通道性能自动测试系统

技术领域

本发明属于数字阵列雷达技术，具体涉及一种对数字阵列雷达的接收通道性能自动测试技术。

背景技术

数字阵列雷达，发射和接收时大量采用数字技术，易于幅相加权实现低旁瓣、自适应抗干扰，通过数字延时、数字移相易于控制波束指向，实现多波束多目标处理、宽带宽角扫描等功能。

数字阵列雷达的单个接收通道内和多个通道间的性能将直接影响雷达对目标的搜索、跟踪精度、成像效果等。因此在雷达整机装配前的调试过程中，需要对其各个接收分部件的性能指标进行测量。一种可行的数字阵列雷达的接收部分如图1所示，其包括天线部分(A-B之间)、放大混频滤波部分(B-C之间，将射频变为中频，如果是射频直接采样，则不需要混频)、采样部分(C-D之间)、数字下变频部分(D-E之间)、数字波束形成及后续信号处理部分(E之后)。针对射频部分：可用网络分析仪测试射频T/R模块的S参数、带内幅相起伏等指标；混频部分：将射频信号下变频到中频信号，用网络分析仪不便于直接测量，往往需采用点频信号源功分给不同的接收通道，通过多通道示波器比较混频后的中频信号，得出通道间的幅度、相位误差；数字接收部分，其主要功能是将射频回波信号混频后的中频信号用ADC(模数转换)器件进行带通采样，然后进行DDC(数字下变频)处理成基带信号，并用多模或单模光纤数字传输，给数字信号处理机做后续处理；对于数字接收部分的性能测试，可以通过对中频信号带通采样、数字下变频得到的基带信号进行参数计算分析，得出通道间的幅相误差、单通道内部的参数(包括单个通道ADC或者DDC后的I/Q基带信号的幅相误差、信噪比、有效位数、无伪波动态范围、谐波失真、ADC的非线性误差等)。

当前，传统的基于仪器的测试系统，比如网络分析仪、信号源配合示波器和频谱仪，往往只能对阵列雷达的接收通道数字接收部分以前的部分进行测试，且测试工作繁琐；而其它的数字接收机，其测试指标较少，往往仅能用于数字接收机部分的性能测试。

发明内容

本发明的发明目的在于：针对上述存在的问题，提供一种集采集、储存和处理为一体，利用上位机软件可配置数据缓存长度、通道选择等参数，且在上位机上可对采集存储的数据进行计算分析并绘图的数字阵列雷达接收通道自动测试系统。

本发明的一种基于cPCI的数字阵列雷达接收通道性能自动测试系统，包括上位机、基于cPCI接口的数据采集板卡，该数据采集板卡包括第一cPCI接口单元、处理控制单元、缓存单元、光电转换单元(多个光电接口，可包括多个单模、多个双模光接口)，其中光电转换单元与处理控制单元相连，用于将输入的光信号转换为数字信号并接入处理控制单元，处理控制单元通过光电转换单元采集数据并存入缓存单元，供cPCI接口单元读取；cPCI接口单元与上位机通信，在上位机发出的控制指令(包括工作参数设置、数据采集、板卡信息读取等)下与处理控制单元交换数据，处理控制单元基于上位机的控制指令配置工作参数以及将缓存数据传输给上位机处理；上位机包括第二cPCI接口单元、以及上位机处理单元，其中第二cPCI接口单元与第一cPCI接口单元相连，上位机处理单元通过第二cPCI接口单元向数据采集板卡发送控制指令执行数据采集、以及接收回传数据；上位机处理单元将回传数据绘制为频域和/或时域波形并输出，基于接收数据执行测试指标运算并输出运算结果。

进一步的，本发明的数据采集板卡的处理控制单元包括FPGA芯片和配置芯片，其中配置芯片用于存储FPGA芯片的程序。具体的，FPGA芯片包括数据采集模块、主控模块、数据缓存模块和cPCI接口模块；主控模块用于对上位机发出的控制指令进行译码并处理，以及控制数据采集模块、数据缓存模块和cPCI接口模块；数据采集模块用于从光电转换单元读入数据并通过数据缓存模块将读取的数据存入数据采集板卡的缓存单元；cPCI接口模块通过上位机的cPCI控制模块实现数据采集板卡的处理控制单元与上位机的通信。

本发明的有益效果为：本发明通过基于cPCI接口的采集板卡采集数字阵列雷达的数字接收后的信号，能对其进行快速、高效、准确地计算分析，从而实现对数字阵列雷达单个数字接收通道(包括ADC采样、数字下变频、多模或单模光纤数字传输等部分)的性能评估、故障定位，也可用于多个数字接收通道间的幅相一致性测试与校准。针对整个接收通道(包括天线、射频、混频、数字接收等部分)，本发明还可完成接收通道的测试及校准功能，实现多个接收通道间的幅相一致性测试与校准，以及多频点测量。

附图说明

图1为一种阵列雷达接收通道的功能框图；

图2为具体实施方式中，本发明的结构及功能示意图；

图3为具体实施方式中，本发明的结构示意图；

图4为具体实施方式中，FPGA芯片的内部流程图。

图5为具体实施方式中，上位机的处理单元功能框图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面结合实施方式和附图，对本发明作进一步地详细描述。

参见图2、3，本发明的自动测试系统包括上位机、基于cPCI接口的多通道中频数据采集板卡(也可称测试板卡)。基于cPCI接口的阵列雷达数字接收机测试系统硬件采集部分主要包括FPGA芯片(及其配置芯片)、多片DDR2芯片(两片及其以上)、cPCI接口芯片、多个光电转换模块。多个光模块(单模或多模)构成的光电转换单元，用于将光纤1～N所输入的光信号转化为高速串行信号，接入FPGA芯片的高速串行接口；由FPGA芯片(通过配置cPCI芯片接口完成PCI总线接口协议，控制DDR2的高速缓存，即接收来自光接口的数据并存入DDR2中，以及从DDR2中读出缓存数据并转移至cPCI接口芯片中，解决cPCI接口数据传输与上位机匹配的问题)、配置芯片(连接上述FPGA芯片，用于储存FPGA芯片的程序)构成处理控制单元；多片分别连接FPGA芯片的DDR2构成的数据缓存单元，为每一个采集通道提供大容量的数据缓存，保证与数据采集的稳定性，保证传输过程中不发生丢包；cPCI接口芯片分别连接上位机的cPCI接口和数据采集板卡的FPGA芯片，在上位机与FPGA芯片之间交换指令与数据。在上位机发出的控制指令下配置工作参数以及将缓存数据传输给上位机处理；FPGA芯片接收来自光接口的数据并存入DDR2中，当接收到的数据长度满足控制指令(上位机发出)的需求时再从DDR2中读出并通过cPCI总线发送给上位机；此外上位机指令可控制FPGA芯片进行光纤输入切换、参数配置、板卡信息读取等操作。上位机包括cPCI接口芯片2，以及上位机处理单元(将接收数据绘制为频域和/或时域波形并输出，基于接收数据执行测试指标运算并输出运算结果)，上位机处理单元包括cPCI控制模块、数据控制模块、指标计算模块及图形绘制模块，其中cPCI控制模块，用于控制上位机(上位机的应用程序)与数据采集板卡中的FPGA芯片的指令交互；数据控制模块，将cPCI控制模块读取的采集数据(基带I/Q信号)放入缓冲区并为图形绘制模块和指标计算模块提供数据；指标计算模块，用于计算采集数据的ADC参数并输出，其中ADC参数包括信噪比、有效位数、无杂散动态范围、谐波失真、微分非线性、积分非线性等，以及单个接收通道内和多个接收通道间幅相误差、镜像抑制比等通道参数；图形绘制模块，将数据采集板卡上传的数据绘制成频域及时域波形并输出。

本实施例中，光电转化单元采用多个数字多模或单模光模块，数据传输速率高，可达2Gpbs以上，一个光模块与一路光纤(图1中的E处)相连，光电转化单元将多路光纤送来的光信号变成多路数字电信号送入FPGA进行处理。本实施例采用的FPGA芯片，运算速度快且RAM资源能够满足需求构建片内多级缓存。本实施例中参考时钟采用高稳晶振。本实施例中采用多片DDR2芯片，单片的最大储存容量为1GB。本实施例cPCI芯片，符合PCI 2.2总线规范，满足33MHz，32位的PCI总线，片内的主要资源是一个大小为128Kb的双口SRAM，它是本地微处理器如FPGA与PCI总线端的共享存储区，利用DMA传输方式，可以传输大块数据。

可将FPGA芯片的控制逻辑分为4个子模块：数据采集模块、主控模块、数据缓存模块和cPCI接口模块。

其中，主控模块用于对上位机发出的控制指令进行译码并处理，负责协调其它子模块(数据采集模块、数据缓存模块和cPCI接口模块)之间的工作。上位机指令发出的控制指令到达数据采集板卡的cPCI接口芯片后，FPGA芯片的cPCI接口模块开始工作，即读取完当前控制指令后发送给主控模块，由主控模块对其进行解码后跳转到相应的状态并控制子模块完成相应的任务，之后主控模块再次回到初始状态，即等待指令状态，参见图4。当上位机发送控制指令后，主控模块接收并跳转到指令译码，上位机软件与数据采集板卡约定的控制指令包括硬件信息读取、开始采集和参数配置等。若当前控制指令为板卡检测指令，则主控模块返回硬件板卡号后进入等待指令状态；若当前控制指令为设置参数指令，则执行设置参数，即将对应的配置参数写入主控模块内部寄存器中，然后返回等待指令状态；若当前控制指令为开始采集指令，则触发采集开始，即主控模块控制数据缓存模块和cPCI接口模块进行缓存和数据传输并对数据进行计数，达到上位机请求的传输大小后停止，返回等待指令状态。

数据采集模块包括高速串行信号接收器、数据解包等部分。本系统每一根光纤的输入数据包含了多个通道的基带I/Q信号，光纤信号经过所连接的光接口后，输入到FPGA芯片的高速串行信号接收器。在本实施例中，直接利用FPGA芯片内置的高速串行信号接收器实现光接口数据接收，接收到的串行信号经过高速串行信号接收器的一系列功能单元后，产生低速的并行数据，再由设置的数据解包单元对该并行数据进行去包头、包尾控制字等数据解包处理，从而分离出多路I/Q数据，并在主控模块的控制下将各路I/Q数据输出到数据缓存模块。

数据缓存模块包括通道预缓存和大容量缓存两部分。首先，多路I/Q数据分别打入相应的异步FIFO实现时钟域的转换，然后在FPGA的主控模块的控制下再将FIFO中预缓存的数据缓存到DDR2构成的大容量缓存中，等待cPCI接口模块读取。

cPCI接口模块主要分为两部分，一部分是上位机向FPGA芯片发送配置参数，另一部分是FPGA芯片向上位机发送采样数据。上位机可通过寄存器向FPGA芯片发送关于配置参数的控制指令；cPCI接口模块通过寄存器向上位机返回相应指令证明已经准备好接收配置参数；然后上位机通过cPCI控制模块开始向cPCI接口模块发送对应配置参数，cPCI接口模块收到配置参数后向上位机返回完成配置的响应，如果没有返回响应则重新发送配置参数。在数据采集过程中，上位机向cPCI接口模块发送上传采样数据的控制指令，收到控制指令后向共享存储区(FPGA芯片与cPCI接口芯片的共享存储区)传递采集数据；当数据传输完毕后，FPGA芯片会向上位机发送响应告诉其数据传输结束；上位机收到响应后向cPCI接口芯片发送控制指令要求把共享存储区中的数据传到上位机的映射内存(存储单元)中，然后上位机再把映射内存地址中的数据传到目标地址中，以实现对所接收数据执行测试指标运算及运算结果输出。

参见图5，上位机的处理单元所涉及的程序可使用Code::Blocks进行开发，图4为上位机软件框图。软件主要分为4个部分：cPCI控制部分、数据控制部分、指标计算部分及图形绘制部分，其分别对应上位机处理单元的cPCI控制模块、数据控制模块、指标计算模块及图形绘制模块。

参见图1，在基于本发明的自动测试系统对数字阵列雷达的各接收部分进行测试时，其执行情况如下：若需要对数字接收(包括采样、数字下变频)部分进行测试，则只需从C处加入中频信号；若需要评估射频之后(包括射频、采样、数字下变频)部分，则从B处加入射频信号；若需要评估整个接收通道(包括天线、射频、采样、数字下变频)，则从A处加入射频信号。另外，将E处的数字光纤与本发明的自动测试系统的光接口相连，则可将经数字接收部分处理后的基带I/Q信号送入本测试系统，便可对单个接收通道内的各个部分进行性能评估、故障定位，也可对多个接收通道间的幅相一致性进行测试。

以上所述，仅为本发明的具体实施方式，本说明书中所公开的任一特征，除非特别叙述，均可被其他等效或具有类似目的的替代特征加以替换；所公开的所有特征、或所有方法或过程中的步骤，除了互相排斥的特征和/或步骤以外，均可以任何方式组合。

Claims (3)

1.一种基于cPCI的数字阵列雷达接收通道性能自动测试系统，其特征在于，包括上位机、基于cPCI接口的数据采集板卡，所述数据采集板卡包括第一cPCI接口单元、处理控制单元、缓存单元、光电转换单元，其中光电转换单元与处理控制单元相连，处理控制单元通过光电转换单元采集数据并存入缓存单元，处理控制单元通过第一cPCI接口单元与上位机进行通信，处理控制单元基于上位机的控制指令配置工作参数以及将缓存数据传输给上位机；

所述数据采集板卡的处理控制单元包括FPGA芯片和配置芯片，其中配置芯片用于存储FPGA芯片的程序；

所述FPGA芯片包括数据采集控制模块、主控模块、数据缓存模块和cPCI接口模块；

主控模块用于对上位机发出的控制指令进行译码并处理，以及控制数据采集模块、数据缓存模块和cPCI接口模块；

数据采集模块用于从光电转换单元读入数据并通过数据缓存模块将读取的数据存入数据采集板卡的缓存单元；

cPCI接口模块通过上位机的cPCI控制模块实现数据采集板卡的处理控制单元与上位机的通信；

所述上位机包括第二cPCI接口单元、以及上位机处理单元，其中第二cPCI接口单元与第一cPCI接口单元相连，上位机处理单元通过第二cPCI接口单元向数据采集板卡发送控制指令执行数据采集、以及接收回传数据，所述上位机处理单元包括cPCI控制模块、数据控制模块、图形绘制模块和指标计算模块，其中cPCI控制模块用于控制与数据采集板卡的处理控制单元之间的控制指令交互；数据控制模块用于存储回传数据，图形绘制模块用于将回传数据绘制为频域和/或时域波形并输出，指标计算模块用于计算采集数据的ADC参数并输出运算结果，其中ADC参数包括信噪比、有效位数、无杂散动态范围、谐波失真、微分非线性、积分非线性，以及包括单个接收通道内和多个接收通道间幅相误差、镜像抑制比的通道参数；

在基于所述基于cPCI的数字阵列雷达接收通道性能自动测试系统对数字阵列雷达的各接收部分进行测试时，其执行情况如下：

当需要对数字阵列雷达的数字接收部分进行测试时，则从数字阵列雷达的采样部分加入中频信号，所述采集板卡采集数字阵列雷达的数字接收后的信号，其中数字接收部分包括采样和数字下变频；

当需要评估数字阵列雷达的射频之后部分时，则从数字阵列雷达的射频部分加入射频信号，所述采集板卡采集数字阵列雷达的数字接收后的信号，其中射频之后部分包括射频、采样、数字下变频；

当需要评估数字阵列雷达的整个接收通道时，则从数字阵列雷达的天线部分加入射频信号，所述采集板卡采集数字阵列雷达的数字接收后的信号，其中整个接收通道包括天线、射频、采样、数字下变频；

当需要对单个接收通道内的各个部分进行性能评估、故障定位或者对多个接收通道间的幅相一致性进行测试与校准时，则将数字阵列雷达的数字光纤与所述采集板卡的光电转换单元连接，从而将经数字接收部分处理后的基带I/Q信号送入所述采集板卡，实现多个接收通道间的幅相一致性测试与校准，包括测试ADC和DDC数字部分的幅相一致性误差，以及分别测试天线部分、射频部分的幅相一致性误差，供后续的校准处理；以及实现多频点测量。

2.如权利要求1所述的测试系统，其特征在于，上位机发出的控制指令包括工作参数设置、数据采集、板卡信息读取。

3.如权利要求1所述的测试系统，其特征在于，缓存单元包括多片DDRR2存储芯片。