CN108536615A - 一种乒乓缓存控制器及其设计方法 - Google Patents

Abstract

本发明提供了一种乒乓缓存控制器及其设计方法，所述的系统包括Cyclone V SoC芯片和DDR，所述的Cyclone V SoC芯片包括FPGA端和HPS端，所述的FPGA端采集到VGA视频数据，经过JPEG IP核的压缩处理，转换为一帧一帧的JPEG格式数据，通过乒乓缓存控制器的控制，将JPEG数据经由HPS端的DDR Controller和I/O接口写入DDR，所述的HPS端通过乒乓缓存控制器的控制将JPEG数据从对应的DDR空间中读出并上传至上位机。所述的方法包括：新建一个Quartus工程；在插件Qsys中添加HPS；编辑HPS，添加一个FPGA‑to‑HPS Interface并选择为64位的AXI‑3；在Qsys中添加两个inout型的PIO h2f_a和h2f_b；设计乒乓缓存控制器FPGA端流程和HPS端流程。解决了数据量较大时FPGA内部存储空间小的问题，采用乒乓缓存结构，充分保证了数据传输的流畅性。

Description

一种乒乓缓存控制器及其设计方法

技术领域

本发明涉及芯片设计领域，更具体地说，涉及一种乒乓缓存控制器及其设计方法。

背景技术

随着信息科技的飞速发展，人们对视频的实时性、清晰度等要求越来越高，这使得视频信号处理任务越来越繁重，对高速视频数据传输的要求也越来越高，特别在数据传输量较大，对数据传输速率要求较高的情况下，不同通讯设备或通讯模块之间的握手机制在数据传输过程中起关键性作用。

目前在数字信号处理方面广泛采用的是FPGA+ARM结构，即单独的FPGA芯片加单独的ARM相结合。该方法中，FPGA负责对信号的采集及处理，处理后的数据需在FPGA侧进行缓存，ARM通过控制信号及地址信号实现对缓存数据的读取并上传至上位机。

但是，当数据量较大时，数据缓存需要较大缓存空间，而FPGA内部存储空间有限，难以满足要求，若将数据通过外部存储器进行缓存，则FPGA既要对存储器的进行写操作也要进行读操作，还要实现读取数据发送，对数据传输速率产生影响。同时，FPGA与ARM之间要有数据线、地址线、控制线，所需管脚较多，数据传输速率受芯片管脚限制。

有些视频数据信号处理方面采用另一种硬件结构，在此设计中，两个乒乓缓存结构均只与FPGA相连接，一个乒乓缓存结构由两个相同的SRAM构成，FPGA处理视频数据后经过输出乒乓缓存传输到DSP系统进一步处理。

然而，此结构适合无差别的数据流传输，对于帧长度不定的需识别帧头的JPEG数据传输则会增加软件程序的复杂程度。另外FPGA芯片与DSP芯片之间的电路连接会限制数据传输速率。

发明内容

为了解决上述问题，提供了一种乒乓缓存控制器及其设计方法，解决了数据量较大时FPGA内部存储空间小的问题，采用乒乓缓存结构，充分保证了数据传输的流畅性。

本发明实施例提供了一种乒乓缓存控制器，所述的系统包括Cyclone V SoC芯片和DDR，所述的Cyclone V SoC芯片包括FPGA端和HPS端，所述的FPGA端采集到VGA视频数据，经过JPEG IP核的压缩处理，转换为一帧一帧的JPEG格式数据，通过乒乓缓存控制器的控制，将JPEG数据经由HPS端的DDR Controller和I/O接口写入DDR，所述的HPS端通过乒乓缓存控制器的控制将JPEG数据从对应的DDR空间中读出并上传至上位机。

进一步的，所述的FPGA端与HPS端的ARM之间通过乒乓缓存控制器的控制信号进行握手通讯，获取双方对DDR的实时操作。

进一步的，所述的DDR内部划分成两个以上的存储空间。

本发明实施例还提供了一种乒乓缓存控制器设计方法，所述的方法包括：

新建一个Quartus工程；

在插件Qsys中添加HPS；

编辑HPS，添加一个FPGA-to-HPS Interface并选择为64位的AXI-3；

在Qsys中添加两个inout型的PIO h2f_a和h2f_b；

设计乒乓缓存控制器FPGA端流程和HPS端流程。

进一步的，所述方法之前还包括：确定设计标准。

进一步的，确定的设计标准包括：

1)明确HPS侧的DDR Controller可按照优先级管理FPGA及HPS对DDR的合理访问，保证DDR不会被长时间独占；

2)明确用于乒乓结构的两个缓存空间DDR A和DDR B的起始地址及地址空间，其中DDR A、DDR B空间大小相同，且DDR A空间结束地址与DDR B空间起始地址连续，保证每一片DDR空间均大于可能的最大帧长度；

3)确定FPGA的时钟频率，确保FPGA访问DDR的频率低于DDR的工作频率；

4)对FPGA访问DDR的接口参数进行配置，如位宽、传输有效信号等；

5)保证DDR A与DDR B一次仅存储一帧JPEG数据并保留DDR A与DDR B的起始8个字节空间存储当前帧的帧长度；

6)在FPGA侧增加帧长度计数器，每传输一个字节数据该计数器加一，传输完一帧JPEG数据后将该计数器的结果从数据通道写入对应的DDR空间的起始地址；

7)确定FPGA侧分别指示DDR A和DDR B可读的信号；

8)确定HPS侧分别指示DDR A和DDR B读空可写的信号。

进一步的，乒乓缓存控制器FPGA端流程为：

首先，h2f_a和h2f_b均初始化为0，然后，FPGA程序启动后开始检测JPEG帧头，检测到第一个JPEG帧头时开始从第九个字节地址写DDR A，同时帧长度计数器开始计数，当检测到帧尾的下一个周期将帧长度写入DDR A起始的八个字节内，写入帧长度后将h2f_a赋值为0，接着，按照写DDR A的步骤FPGA写DDR B，FPGA写完DDR B后将h2f_b赋值为0，循环往复。

进一步的，乒乓缓存控制器HPS端流程为：

h2f_a和h2f_b均初始化为0，当HPS侧软件程序启动时，将h2f_a和h2f_b赋值为1，HPS读DDR A，若HPS读完DDR A则将h2f_a赋值为1，然后，按照读DDR A的方式读DDR B，循环往复。

发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

本发明解决了数据量较大时FPGA内部存储空间小的问题，采用乒乓缓存结构，通过HPS侧集成的DDR Controller，可以实现FPGA与HPS共同访问同一DDR，在该DDR中开辟两块存储空间作为乒乓缓存结构，并对乒乓缓存结构的控制逻辑进行改进，使其适合JPEG格式数据的缓存，在数据传输过程中FPGA将JPEG数据依次写入DDR，HPS从中读取，充分保证了数据传输的流畅性。

FPGA将JPEG数据写入DDR的过程中没有ARM的参与，因此效率得到大大的提高，FPGA与ARM之间是通过乒乓缓存控制器的控制信号进行握手通讯来获取对方此刻对DDR的操作，FPGA与HPS之间只有两个握手信号，控制信号少，不易出错。

附图说明

图1是本发明实施例的系统原理图，

图2是本发明实施例设计方法的整体流程图；

图3是本发明乒乓缓存控制器设计环节中FPGA端的流程图；

图4是本发明乒乓缓存控制器设计环节中HPS端的流程图。

具体实施方式

为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

本发明基于Altera公司的Cyclone V系列SoC，Cyclone V SoC芯片是一款内嵌基于双核ARM的硬核处理系统HPS的FPGA，可以在同一块芯片内实现FPGA+ARM的设计。

由于FPGA内部存储空间十分有限，因此在数据量较大的数据处理传输过程中，使用外部存储空间就十分有必要，而DDR作为双倍速率同步动态随机存储器，相较于传统的存储器在速率上具有巨大优势。

由于DDR只具有一组数据、地址、控制接口，因此传统的FPGA+ARM设计中，若FPGA与ARM都需要访问DDR则需要设计相应的DDR Controller，而Cyclone V SoC解决了这个问题。在Cyclone V SoC的HPS侧集成了一个控制FPGA与HPS访问DDR的DDR Controller，在DDRController的协调下，FPGA可通过特定的接口直接访问挂载到HPS侧的DDR，实现FPGA与HPS共同访问一块DDR，这大大减轻了设计的工作量，对大数据量高速传输具有重大的意义。

本发明中视频数据经过JPEG IP核处理后转换为一帧一帧的JPEG数据，其传输方向是由FPGA向HPS侧传输，具体过程为FPGA将经过处理的JPEG数据写入DDR，HPS将FPGA写入的JPEG数据从DDR中读出并上传到上位机。

为了保证数据传输的连续性，本发明基于乒乓缓存结构进行改进。乒乓操作的最大特点是通过“输入数据选择单元”和“输出数据选择单元”按节拍、相互配合的切换，将经过缓冲的数据流没有停顿地送到“数据流运算处理模块”进行运算与处理。把乒乓操作模块当做一个整体，站在这个模块的两端看数据，输入数据流和输出数据流都是连续不断的，没有任何停顿，因此非常适合对数据流进行流水线式处理。一般乒乓缓存结构会使用两块存储空间，写满其中一块存储空间再写第二块存储空间，这种结构非常适合连续数据流，而对于帧长度不定的一帧一帧的JPEG数据，软件程序需要知道帧头位置，为了降低软件程序的开发难度，需要对现有的乒乓缓存控制器进行改进。

如图1所示，本发明实施例提供了一种乒乓缓存控制器，所述的控制器包括Cyclone V SoC芯片和DDR，所述的Cyclone V SoC芯片包括FPGA端和HPS端，所述的FPGA端采集到VGA视频数据，经过JPEG IP核的压缩处理，转换为一帧一帧的JPEG格式数据，通过乒乓缓存控制器的控制，将JPEG数据经由HPS端的DDR Controller和I/O接口写入DDR，所述的HPS端通过乒乓缓存控制器的控制将JPEG数据从对应的DDR空间中读出并上传至上位机。

根据Cyclone V SoC芯片的特点，通过HPS侧集成的DDR Controller，可以实现FPGA与HPS共同访问同一DDR，在该DDR中开辟两块存储空间作为乒乓缓存结构，并对乒乓缓存结构的控制逻辑进行改进，使其适合JPEG格式数据的缓存，在数据传输过程中FPGA将JPEG数据依次写入DDR，HPS从中读取。

FPGA将JPEG数据写入DDR的过程中没有ARM的参与，因此效率得到大大的提高，所述的FPGA端与HPS端的ARM之间通过乒乓缓存控制器的控制信号进行握手通讯，获取双方对DDR的实时操作。

本实施例还提供了一种乒乓缓存控制器设计方法，参考图2可知，所述的方法实施过程为：首先新建一个Quartus工程，在插件Qsys中添加HPS，编辑HPS，添加一个FPGA-to-HPS Interface并选择为64位的AXI-3，在Qsys中添加两个inout型的PIO h2f_a和h2f_b，最后，设计乒乓缓存控制器FPGA端流程和HPS端流程。

在本发明中，h2f_a和h2f_b即为乒乓缓存控制器的控制信号，也是FPGA与HPS之间的握手信号。当h2f_a为低时表示FPGA写一帧JPEG数据到DDR A结束，此时HPS可以读取DDRA，当h2f_a为高时表示HPS将DDR A读空，此时FPGA可以将数据写入DDR A，同理，h2f_b对应于DDR B的可读可写状态。

为了更好的实现设计，在设计之前需要确定设计标准，所述的设计标准为：(1)明确HPS侧的DDR Controller可按照优先级管理FPGA及HPS对DDR的合理访问，保证DDR不会被长时间独占；(2)明确用于乒乓结构的两个缓存空间DDR A和DDR B的起始地址及地址空间，其中DDR A、DDR B空间大小相同，且DDR A空间结束地址与DDR B空间起始地址连续，保证每一片DDR空间均大于可能的最大帧长度；(3)确定FPGA的时钟频率，确保FPGA访问DDR的频率低于DDR的工作频率；(4)对FPGA访问DDR的接口参数进行配置，如位宽、传输有效信号等；(5)保证DDR A与DDR B一次仅存储一帧JPEG数据并保留DDR A与DDR B的起始8个字节空间存储当前帧的帧长度；(6)在FPGA侧增加帧长度计数器，每传输一个字节数据该计数器加一，传输完一帧JPEG数据后将该计数器的结果从数据通道写入对应的DDR空间的起始地址；(7)确定FPGA侧分别指示DDR A和DDR B可读的信号；(8)确定HPS侧分别指示DDR A和DDR B读空可写的信号。

如图3和图4所示，分别提供了乒乓缓存控制器FPGA端和HPS端的流程，其流程的原理为：首先，h2f_a和h2f_b均初始化为0，当HPS侧软件程序启动时，将h2f_a和h2f_b赋值为1，FPGA可写DDR A和DDR B，FPGA程序启动后开始检测JPEG帧头，检测到第一个JPEG帧头时开始从第九个字节地址写DDR A，同时帧长度计数器开始计数，当检测到帧尾的下一个周期将帧长度写入DDR A起始的八个字节内，写入帧长度后将h2f_a赋值为0，HPS可以读DDR A，同时按照写DDR A的步骤FPGA写DDR B，FPGA写完DDR B后将h2f_b赋值为0，HPS可以读DDRB，若HPS读完DDR A则将h2f_a赋值为1，FPGA可以继续写DDR A，而HPS可以继续读DDR B，如此循环。

需要注意的是，上述描述仅仅提供了FPGA端和HPS端的流程原理，其实现的具体判断流程在附图3和附图4中有着详尽的说明。

尽管说明书及附图和实施例对本发明创造已进行了详细的说明，但是，本领域技术人员应当理解，仍然可以对本发明创造进行修改或者等同替换；而一切不脱离本发明创造的精神和范围的技术方案及其改进，其均涵盖在本发明创造专利的保护范围当中。

Claims (8)

1.一种乒乓缓存控制器，其特征是：所述的系统包括Cyclone V SoC芯片和DDR，所述的Cyclone V SoC芯片包括FPGA端和HPS端，所述的FPGA端采集到VGA视频数据，经过JPEG IP核的压缩处理，转换为一帧一帧的JPEG格式数据，通过乒乓缓存控制器的控制，将JPEG数据经由HPS端的DDR Controller和I/O接口写入DDR，所述的HPS端通过乒乓缓存控制器的控制将JPEG数据从对应的DDR空间中读出并上传至上位机。

2.根据权利要求1所述的一种乒乓缓存控制器，其特征是：所述的FPGA端与HPS端的ARM之间通过乒乓缓存控制器的控制信号进行握手通讯，获取双方对DDR的实时操作。

3.根据权利要求1或2所述的一种乒乓缓存控制器，其特征是：所述的DDR内部划分成两个以上的存储空间。

4.一种乒乓缓存控制器设计方法，其特征是：所述的方法包括：

新建一个Quartus工程；

在插件Qsys中添加HPS；

编辑HPS，添加一个FPGA-to-HPS Interface并选择为64位的AXI-3；

在Qsys中添加两个inout型的PIO h2f_a和h2f_b；

设计乒乓缓存控制器FPGA端流程和HPS端流程。

5.根据权利要求4所述的一种乒乓缓存控制器设计方法，其特征是：所述方法之前还包括：确定设计标准。

6.根据权利要求5所述的一种乒乓缓存控制器设计方法，其特征是：确定的设计标准包括：

1)明确HPS侧的DDR Controller可按照优先级管理FPGA及HPS对DDR的合理访问，保证DDR不会被长时间独占；

2)明确用于乒乓结构的两个缓存空间DDR A和DDR B的起始地址及地址空间，其中DDRA、DDR B空间大小相同，且DDR A空间结束地址与DDR B空间起始地址连续，保证每一片DDR空间均大于可能的最大帧长度；

3)确定FPGA的时钟频率，确保FPGA访问DDR的频率低于DDR的工作频率；

4)对FPGA访问DDR的接口参数进行配置；

5)保证DDR A与DDR B一次仅存储一帧JPEG数据并保留DDR A与DDR B的起始8个字节空间存储当前帧的帧长度；

6)在FPGA侧增加帧长度计数器，每传输一个字节数据该计数器加一，传输完一帧JPEG数据后将该计数器的结果从数据通道写入对应的DDR空间的起始地址；

7)确定FPGA侧分别指示DDR A和DDR B可读的信号；

8)确定HPS侧分别指示DDR A和DDR B读空可写的信号。

7.根据权利要求4或5所述的一种乒乓缓存控制器设计方法，其特征是：乒乓缓存控制器FPGA端流程为：

首先，h2f_a和h2f_b均初始化为0，然后，FPGA程序启动后开始检测JPEG帧头，检测到第一个JPEG帧头时开始从第九个字节地址写DDR A，同时帧长度计数器开始计数，当检测到帧尾的下一个周期将帧长度写入DDR A起始的八个字节内，写入帧长度后将h2f_a赋值为0，接着，按照写DDR A的步骤FPGA写DDR B，FPGA写完DDR B后将h2f_b赋值为0，循环往复。

8.根据权利要求4或5所述的一种乒乓缓存控制器设计方法，其特征是：乒乓缓存控制器HPS端流程为：

h2f_a和h2f_b均初始化为0，当HPS侧软件程序启动时，将h2f_a和h2f_b赋值为1，HPS读DDR A，若HPS读完DDR A则将h2f_a赋值为1，然后，按照读DDR A的方式读DDR B，循环往复。