CN105553636B - 一种余度模式fc发送通道帧同步电路及方法 - Google Patents
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Abstract
本发明提供一种余度模式FC发送通道帧同步电路，其包括发送缓冲区写控制模块、写同步控制模块、第一帧发送缓冲区、第一帧发送队列FIFO、第二帧发送队列FIFO、第二帧发送缓冲区、第一发送读控制模块、读同步控制模块、第二发送读控制模块、第一FC MAC和第二FC MAC。本发明可实现FC节点余度模式的两个发送通道之间帧输出的同步，使两个发送通道输出同一个帧的同步时间特性达到纳秒级的精度，显著改善余度FC网络数据传输的同步特性，实现对非余度FC网络数据传输功能的扩展，简化了后级网络数据处理的复杂度，提高了余度FC网络的易用性和可靠性。
Description
技术领域
本发明属于计算机技术领域，尤其涉及一种余度模式FC发送通道帧同步电路及方法。
背景技术
FC网络具有高带宽、低延迟和高可靠等特点，非常适合在对数据传输实时性、可靠性有较高要求的航空电子系统中使用。
由于航空应用环境的特殊性，传统的非余度网络无法满足高可靠性的数据传输要求，在采用FC网络作为航空电子系统的主干网络时，为了提高通信平台的可靠性，必须使用余度模式实现节点之间的高速数据通信功能。
余度FC网络中，要求两个余度通道之间传输的同一个帧在时间特性上尽量保持同步。通过交换网通信的两个FC节点之间的流量控制，采用FC协议定义的缓冲区到缓冲区流控策略，余度模式两个节点的接收端口对同一帧处理的时间差异产生的信用反压作用经过长时间累积后，导致发送两个发送端口的信用产生较大差值，发送端口缓冲区到缓冲区信用的不同，使同一个帧不能在同一时刻被发送，即帧在不同通道之间的传输不同步，双发的余度模式将失去实时互为备份的意义。同时，余度接收端对非同步传输的帧处理较困难。帧的传输的非同步传输降低了余度网络的可靠性，给余度网络的构建带来困难。FC网络协议对余度FC网络、余度模式下帧的发送同步处理的定义和实现均没有给出说明或定义。
发明内容
本发明提供一种余度模式FC发送通道帧同步电路，用以解决余度FC网络中帧发送不同步的问题，实现两个余度FC通道之间纳秒级的帧同步精度。
本发明的技术解决方案是：本发明为一种余度模式FC发送通道帧同步电路，其特殊之处在于：该电路结构包括发送缓冲区写控制模块、写同步控制模块、第一帧发送缓冲区、第一帧发送队列FIFO、第二帧发送队列FIFO、第二帧发送缓冲区、第一发送读控制模块、读同步控制模块、第二发送读控制模块、第一FC MAC、第二FC MAC；所述发送缓冲区写控制模块分别和写同步控制模块、第一帧发送缓冲区、第一帧发送队列FIFO、第二帧发送队列FIFO，以及第二帧发送缓冲区相连；所述写同步控制模块和第一帧发送队列FIFO及第二帧发送队列FIFO相连；所述第一发送读控制模块分别和第一帧发送缓冲区、第一帧发送队列FIFO及第一FC MAC相连；所述第二发送读控制模块分别和第二帧发送队列FIFO、第二帧发送缓冲区及第二FC MAC相连；所述读同步控制模块分别和第一帧发送队列FIFO、第二帧发送队列FIFO、第一发送读控制模块和第二发送读控制模块相连。
上述发送缓冲区写控制模块到第一帧发送缓冲区、第二帧发送缓冲区的控制信号包括缓冲区写使能、缓冲区写地址和缓冲区写数据。
上述发送缓冲区写控制模块到第一帧发送队列FIFO、第二帧发送队列FIFO的控制信号包括：FIFO写使能和FIFO写数据。
上述第一发送读控制模块、第二帧发送读控制模块分别到第一帧发送缓冲区、第二帧发送缓冲区的控制信号包括：缓冲区读使能和缓冲区读地址。
上述第一发送读控制模块、第二帧发送读控制模块分别到第一帧发送队列FIFO、第二帧发送队列FIFO的控制信号包括：FIFO读使能和FIFO读数据
上述第一帧发送缓冲区、第二帧发送缓冲区以FC最大帧为存储单元的环形缓冲区，用于存储待发送的FC帧，以上两个帧发送缓冲区的数目分别和第一帧发送队列FIFO、第二帧发送队列FIFO的深度相同。
上述第一帧发送队列FIFO和第二帧发送队列FIFO用于对写入发送缓冲区中的帧进行排队，FIFO的深度和第一帧发送缓冲区、第二帧发送缓冲区存储的帧数目相同，且其可以输出FIFO已写入有效帧队列的深度以及待读出帧队列的深度信息；
上述第一发送读控制模块和第二发送读控制模块分别控制第一帧发送缓冲区、第二帧发送缓冲区中帧的读出操作，并将读出帧输出到第一FC MAC、第二FC MAC。
一种实现上述的余度模式FC发送通道帧同步电路的同步方法，其特殊之处在于：该方法包括以下步骤：
1)写同步操作：
1.1)发送缓冲区写控制模块将同一个帧同时发送到第一帧发送缓冲区和第二帧发送缓冲区；
1.2)发送完成后，同时对第一帧发送队列FIFO和第二帧发送队列FIFO执行写操作，使以上两个FIFO中写入帧的队列长度增加1，同时生成第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息；
1.3)写同步控制模块获取第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息，来判断两个发送通道帧写入操作的同步状态，若第一帧发送队列FIFO、第二帧发送队列FIFO中的有效帧队列深度相等，则输出帧发送已同步信息到发送缓冲区写控制模块，否则输出失同步信息到发送缓冲区写控制模块；
1.4)若发送缓冲区写控制模块收到帧发送已同步信息，则进行写操作，若收到失同步信息，则发送缓冲区写控制模块进行等待，直到第一帧发送缓冲区或第二帧发送缓冲区输出一帧，使第一帧发送队列FIFO、第二帧发送队列FIFO(5)中的有效帧队列深度相等，写同步控制模块输出帧发送已同步信息到发送缓冲区写控制模块；
2)读同步操作
2.1)发送缓冲区写控制模块将同一个帧同时发送到第一帧发送缓冲区和第二帧发送缓冲区；
2.2)发送完成后，同时对第一帧发送队列FIFO和第二帧发送队列FIFO执行写操作，使以上两个FIFO中写入帧的队列长度增加1，同时生成第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息；
2.3)读同步控制模块获取第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息，分别输出到第一发送读控制模块和第二发送读控制模块；
2.4)第一发送读控制模块和第二发送读控制模块分别对读同步控制模块输出的有效帧队列的深度信息进行判断，若两个发送通道的帧同步，可以进行帧读出操作，并分别输出帧到第一FC MAC、第二FC MAC，否则，根据读同步控制模块输出的有效帧队列的深度信息判断队列帧速率的快、慢信息，发送速率较慢的通道读出帧，进行发送操作，发送速度较快的处于等待状态，直到读同步控制模块输出的有效帧队列的深度信息相等，两个通道再一同进行发送操作。
上述有效帧队列的深度信息为待读出帧的个数。
本发明提供的一种余度模式FC发送通道帧同步电路，应用在余度FC网络中，实现FC节点余度模式的两个发送通道之间帧输出的同步，使两个发送通道输出同一个帧的时间特性达到纳秒级的精度，显著改善余度FC网络数据传输的同步特性，提高了余度模式FC网络的传输性能，实现对非余度FC网络数据传输功能的扩展，简化了后级网络数据处理的复杂度，提高了余度FC网络的易用性和可靠性。
附图说明
图1是本发明一种余度模式FC发送通道帧同步电路示意图。
具体实施方式：
下面结合附图和具体实施例进一步说明本发明的技术方案。
参见图1，本发明提供一种余度模式FC发送通道帧同步电路，包括发送缓冲区写控制模块1、写同步控制模块2、第一帧发送缓冲区3、第一帧发送队列FIFO4、第二帧发送队列FIFO5、第二帧发送缓冲区6、第一发送读控制模块7、读同步控制模块8、第二发送读控制模块9、第一FC MAC10、第二FC MAC11。
其中发送缓冲区写控制模块1和写同步控制模块2、第一帧发送缓冲区3、第一帧发送队列FIFO 4、第二帧发送队列FIFO 5，以及第二帧发送缓冲区6相连；
在本实施中，发送缓冲区写控制模块1往第一帧发送缓冲区3、第二帧发送缓冲区6以帧为单位同时写入数据。写入前，先判断写同步控制模块2输出的两个通道的缓冲区状态。若两个通道的帧发送操作同步，则允许写入数据；否则，等待，直到写同步控制模块2输出发送帧已同步的状态信息；
所述发送缓冲区写控制模块1同时写一个帧到第一帧发送缓冲区3、第二帧发送缓冲区6，帧的写入操作需要使用到写使能、写地址和写数据信号，具体的写地址和写数据信号宽度取决于第一帧发送缓冲区3、第二帧发送缓冲区6的大小。若第一帧发送缓冲区3、第二帧发送缓冲区6可存储帧的最大数目分别为8，最大帧的长度按2048字节计算，在第一帧发送缓冲区3、第二帧发送缓冲区6的写数据宽度为32位的情形下，缓冲区读地址的位宽应该为12位。帧的写操作结束后，对第一帧发送队列FIFO4、第二帧发送队列FIFO5执行写操作，写使能信号为一个写时钟域的高电平信号，写入数据可以为‘0’，对写入到第一帧发送缓冲区3、第二帧发送缓冲区6中的帧进行排队；
所述写同步控制模块2，通过获取写入第一帧发送队列FIFO 4、第二帧发送队列FIFO 5中有效写入帧队列的深度信息，来判断两个发送FC通道帧写入操作的同步状态。若第一帧发送队列FIFO4、第二帧发送队列FIFO5中的有效帧队列的深度相等，则输出帧发送已同步信息到发送缓冲区写控制模块1，否则输出失同步信息到发送缓冲区写控制模块1；
所述第一帧发送缓冲区3、第二帧发送缓冲区6是简单双端口存储器，采用以FC最大帧为存储单元的环形缓冲区管理方式，用于存储待发送的FC帧。两个余度通道的缓冲区数目和大小必须完全相同。实际中，以上两个帧发送缓冲区的大小取决于通信时传输的最大包的字节数和需要缓存的帧的数目，若传输的最大帧的字节数为2048，需要缓存8个帧，帧发送缓冲区的大小均为16384字节，在帧发送缓冲区写数据宽度为32位的情形下，缓冲区读、写地址的位宽应该为12位而且，读操作和写操作的时钟可以为同步时钟，也可以为异步时钟。
所述第一帧发送队列FIFO 4、第二帧发送队列FIFO 5为同步或者异步的FIFO，用于对写入发送缓冲区中的帧进行排队，以上两个FIFO的深度分别和第一帧发送缓冲区3、第二帧发送缓冲区6可以存储的最大帧数目相同，且包含可以输出FIFO已写入有效帧队列的深度以及待读出帧队列的深度信息的端口。实际中，若需要缓存8个帧时，则第一帧发送队列FIFO 4、第二帧发送队列FIFO 5的深度分别为8，而且，读操作和写操作的时钟可以为同步时钟，也可以为异步时钟。
所述第一发送读控制模块7、第二发送读控制模块9分别用于控制第一帧发送缓冲区3、第二帧发送缓冲区6中帧的读出操作，以及输出帧到第一FCMAC10、第二FC MAC11的写操作；第一发送读控制模块7、第二发送读控制模块9进行读操作之前，先分别对读同步控制模块8输出的帧发送同步状态进行判断，若两个发送通道的帧同步，可以进行帧读出操作，分别发送帧到第一FCMAC10、第二FC MAC11，否则，根据读同步控制模块8输出的两个被同步通道的帧发送快、慢信息，发送速率较慢的通道读出帧，进行发送操作，而发送速度较快的通达则处于等待状态，直到读同步控制模块8输出两个通道帧发送已同步信息后，两个通道再一同进行发送操作；一个帧发送完成之后，第一发送读控制模块7、第二发送读控制模块9分别对第一帧发送队列FIFO4、第二帧发送队列FIFO5执行读操作，对从第一帧发送缓冲区3、第二帧发送缓冲区6中的输出帧进行出队操作。
所述读同步控制模块8，通过获取第一帧发送队列FIFO4、第二帧发送队列FIFO5中有效帧的个数，判断两个通道发送帧的同步状态，两个FIFO中有效帧的个数相同，则帧发送同步，否则，不同步，并给出两个余度发送通道发送帧的快、慢信息；
所述第一FC MAC10、第二FC MAC11，用于完成FC协议的解析和处理，将待发送的FC帧发送到FC链路上。
本发明还提供一种实现余度模式FC发送通道帧同步电路的同步方法，该方法包括以下步骤：
1)写同步操作：
1.1)发送缓冲区写控制模块将同一个帧同时发送到第一帧发送缓冲区和第二帧发送缓冲区；
1.2)发送完成后，同时对第一帧发送队列FIFO和第二帧发送队列FIFO执行写操作，使以上两个FIFO中写入帧的队列长度增加1，同时生成第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息；
1.3)写同步控制模块获取第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息，来判断两个发送通道帧写入操作的同步状态，若第一帧发送队列FIFO、第二帧发送队列FIFO中的有效帧队列深度相等，则输出帧发送已同步信息到发送缓冲区写控制模块，否则输出失同步信息到发送缓冲区写控制模块；
1.4)若发送缓冲区写控制模块收到帧发送已同步信息，则进行写操作，若收到失同步信息，则发送缓冲区写控制模块进行等待，直到第一帧发送缓冲区或第二帧发送缓冲区输出一帧，使第一帧发送队列FIFO、第二帧发送队列FIFO(5)中的有效帧队列深度相等，写同步控制模块输出帧发送已同步信息到发送缓冲区写控制模块；
2)读同步操作
2.1)发送缓冲区写控制模块将同一个帧同时发送到第一帧发送缓冲区和第二帧发送缓冲区；
2.2)发送完成后，同时对第一帧发送队列FIFO和第二帧发送队列FIFO执行写操作，使以上两个FIFO中写入帧的队列长度增加1，同时生成第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息；
2.3)读同步控制模块获取第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息，分别输出到第一发送读控制模块和第二发送读控制模块；
2.4)第一发送读控制模块和第二发送读控制模块分别对读同步控制模块输出的有效帧队列的深度信息进行判断，若两个发送通道的帧同步，可以进行帧读出操作，并分别输出帧到第一FC MAC、第二FC MAC，否则，根据读同步控制模块输出的有效帧队列的深度信息判断队列帧速率的快、慢信息，发送速率较慢的通道读出帧，进行发送操作，发送速度较快的处于等待状态，直到读同步控制模块输出的有效帧队列的深度信息相等，两个通道再一同进行发送操作。
上述有效帧队列的深度信息为待读出帧的个数。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细地说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种余度模式FC发送通道帧同步电路，其特征在于：该电路结构包括发送缓冲区写控制模块、写同步控制模块、第一帧发送缓冲区、第一帧发送队列FIFO、第二帧发送队列FIFO、第二帧发送缓冲区、第一发送读控制模块、读同步控制模块、第二发送读控制模块、第一FC MAC、第二FC MAC；所述发送缓冲区写控制模块分别和写同步控制模块、第一帧发送缓冲区、第一帧发送队列FIFO、第二帧发送队列FIFO，以及第二帧发送缓冲区相连；所述写同步控制模块和第一帧发送队列FIFO及第二帧发送队列FIFO相连；所述第一发送读控制模块分别和第一帧发送缓冲区、第一帧发送队列FIFO及第一FC MAC相连；所述第二发送读控制模块分别和第二帧发送队列FIFO、第二帧发送缓冲区及第二FC MAC相连；所述读同步控制模块分别和第一帧发送队列FIFO、第二帧发送队列FIFO、第一发送读控制模块和第二发送读控制模块相连。
2.根据权利要求1所述的余度模式FC发送通道帧同步电路，其特征在于：所述发送缓冲区写控制模块到第一帧发送缓冲区、第二帧发送缓冲区的控制信号包括缓冲区写使能、缓冲区写地址和缓冲区写数据。
3.根据权利要求1所述的余度模式FC发送通道帧同步电路，其特征在于：所述发送缓冲区写控制模块到第一帧发送队列FIFO、第二帧发送队列FIFO的控制信号包括：FIFO写使能和FIFO写数据。
4.根据权利要求1所述的余度模式FC发送通道帧同步电路，其特征在于：所述第一发送读控制模块、第二帧发送读控制模块分别到第一帧发送缓冲区、第二帧发送缓冲区的控制信号包括：缓冲区读使能和缓冲区读地址。
5.根据权利要求1所述的余度模式FC发送通道帧同步电路，其特征在于：所述第一发送读控制模块、第二帧发送读控制模块分别到第一帧发送队列
FIFO、第二帧发送队列FIFO的控制信号包括：FIFO读使能和FIFO读数据。
6.根据权利要求1至5任一权利要求所述的余度模式FC发送通道帧同步电路，其特征在于：所述第一帧发送缓冲区、第二帧发送缓冲区以FC最大帧为存储单元的环形缓冲区，用于存储待发送的FC帧，第一帧发送缓冲区和第二帧发送缓冲区数目和大小完全相同；以上两个帧发送缓冲区的数目分别和第一帧发送队列FIFO、第二帧发送队列FIFO的深度相同。
7.根据权利要求6所述的余度模式FC发送通道帧同步电路，其特征在于：所述第一帧发送队列FIFO和第二帧发送队列FIFO用于对写入发送缓冲区中的帧进行排队，FIFO的深度和第一帧发送缓冲区、第二帧发送缓冲区存储的帧数目相同，且其可以输出FIFO已写入有效帧队列的深度以及待读出帧队列的深度信息。
8.根据权利要求7所述的余度模式FC发送通道帧同步电路，其特征在于：所述第一发送读控制模块和第二发送读控制模块分别控制第一帧发送缓冲区、第二帧发送缓冲区中帧的读出操作，并将读出帧输出到第一FC MAC、第二FCMAC。
9.一种实现权利要求1所述的余度模式FC发送通道帧同步电路的同步方法，其特征在于：该方法包括以下步骤：
1)写同步操作：
1.1)发送缓冲区写控制模块将同一个帧同时发送到第一帧发送缓冲区和第二帧发送缓冲区；
1.2)发送完成后，同时对第一帧发送队列FIFO和第二帧发送队列FIFO执行写操作，使以上两个FIFO中写入帧的队列长度增加1，同时生成第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息；
1.3)写同步控制模块获取第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息，来判断两个发送通道帧写入操作的同步状态，若第一帧发送队列FIFO、第二帧发送队列FIFO中的有效帧队列深度相等，则输出帧发送已同步信息到发送缓冲区写控制模块，否则输出失同步信息到发送缓冲区写控制模块；
1.4)若发送缓冲区写控制模块收到帧发送已同步信息，则进行写操作，若收到失同步信息，则发送缓冲区写控制模块进行等待，直到第一帧发送缓冲区或第二帧发送缓冲区输出一帧，使第一帧发送队列FIFO、第二帧发送队列FIFO(5)中的有效帧队列深度相等，写同步控制模块输出帧发送已同步信息到发送缓冲区写控制模块；
2)读同步操作
2.1)发送缓冲区写控制模块将同一个帧同时发送到第一帧发送缓冲区和第二帧发送缓冲区；
2.2)发送完成后，同时对第一帧发送队列FIFO和第二帧发送队列FIFO执行写操作，使以上两个FIFO中写入帧的队列长度增加1，同时生成第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息；
2.3)读同步控制模块获取第一帧发送队列FIFO和第二帧发送队列FIFO的有效帧队列的深度信息，分别输出到第一发送读控制模块和第二发送读控制模块；
2.4)第一发送读控制模块和第二发送读控制模块分别对读同步控制模块输出的有效帧队列的深度信息进行判断，若两个发送通道的帧同步，可以进行帧读出操作，并分别输出帧到第一FC MAC、第二FC MAC，否则，根据读同步控制模块输出的有效帧队列的深度信息判断队列帧速率的快、慢信息，发送速率较慢的通道读出帧，进行发送操作，发送速度较快的处于等待状态，直到读同步控制模块输出的有效帧队列的深度信息相等，两个通道再一同进行发送操作。
10.根据权利要求9所述的余度模式FC发送通道帧同步电路的同步方法，其特征在于：所述有效帧队列的深度信息为待读出帧的个数。
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| Date | Code | Title | Description |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20221010 Address after: Room S303, Innovation Building, No. 25, Gaoxin 1st Road, Xi'an, Shaanxi 710075 Patentee after: XI'AN XIANGTENG MICROELECTRONICS TECHNOLOGY Co.,Ltd. Address before: No. 15, Jinye Second Road, Xi'an, Shaanxi 710065 Patentee before: AVIC XI''AN AERONAUTICS COMPUTING TECHNIQUE RESEARCH INSTITUTE |
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| TR01 | Transfer of patent right |