CN112699070A - 基于zynq的dma数据传输方法 - Google Patents

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Abstract

本发明提供了一种基于ZYNQ的DMA数据传输方法，解决了ZYNQ芯片内部FPGA与ARM之间的数据传输问题。首先对数据包长度校验；其次将经过数据包长度校验后的数据存储在接收fifo；然后FPGA根据AXI DMA核的配置模式，通过AXI4‑Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；最后ARM读取内存DDR中的数据，至此，完成一次FPGA到ARM的数据流传输。本发明通过DMA传输机制在系统内实现了高性能的数据传输，满足了ZYNQ芯片内部FPGA与ARM之间对于大数据高速传输和处理的要求，极大提升了ARM处理器的数据处理能力。

Description

基于ZYNQ的DMA数据传输方法
技术领域
本发明属于雷达信号处理领域，具体涉及一种基于ZYNQ的DMA数据传输方法。
背景技术
随着雷达信号处理技术的不断发展，系统对信号处理数据传输速率、传输性能的要求越来越高，数据处理需要具备实时性高、可靠性强、稳定性好等特点，因此，数据传输性能的高低也成为制约雷达整机系统性能的一个重要因素。目前，在ZYNQ芯片内部FPGA与ARM之间的传输方式通过AXI_GP接口，FPGA通过该接口访问ARM中的片内外设，但这样的传输方式每次传送一个字符都需要耗用较长的时间，大大影响了整机性能及工作效率，仅仅适用于少量数据的传送，而且ARM端需要占用大量CPU资源进行数据状态查询及数据搬移。
发明内容
本发明需解决的技术问题是提供一种ZYNQ芯片内部FPGA与ARM之间的高速数据传输方法。
为解决上述技术问题，本发明提供了一种基于ZYNQ的DMA数据传输方法，采取技术方案如下：
步骤1：FPGA对接收到的数据包进行长度校验；
步骤2：将经过数据包长度校验后的数据存储在接收fifo中；
步骤3：FPGA根据AXI DMA核的配置模式，通过AXI4-Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；
步骤4：ARM读取内存DDR中的数据。
进一步的，
所述数据包长度校验，FPGA将接收到的数据包中一帧传输数据量进行计数，并与输入端口传递的所需传输的帧长度进行对比，若一帧数据量计数小于所需传输的帧长度，则计算数据量差值，将缺少的数据量用位数全‘1’补齐，将有效数据输出；若一帧数据量计数与所需传输的帧长度相等，则直接将有效数据输出。
FPGA根据任务需求设置每帧数据块大小FRAME_SIZE，同时，根据所需传输的经过数据包长度校验后的数据块大小设置接收fifo深度，将经过数据包长度校验后的数据按照设置的每帧数据块大小FRAME_SIZE存储在接收fifo中。所述接收fifo深度设置为1k/64k可选。
所述步骤3方法如下：
当FPGA监测到接收fifo数据量积累达到一帧数据量大小FRAME_SIZE的一半时，接收fifo开启准备发送数据状态，若此时AXI DMA核不具备传输状态，则接收fifo一直处于等待发送数据状态，若监测到AXI DMA核具备传输状态，则接收fifo发送数据；
FPGA根据AXI DMA核的配置模式，通过AXI4-Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；
所述步骤4ARM读取内存DDR中的数据，方法为：AXI DMA核收到AXI4-Stream总线上的数据结束标识后，产生FPGA到ARM处理器的中断信号，ARM收到中断后从内存DDR中将数据读出，至此，完成一次FPGA到ARM的数据流传输。
根据上述技术方案，本发明的有益效果包括：
1.通过DMA传输机制在系统内实现了高性能的数据传输，满足了ZYNQ芯片内部FPGA与ARM之间对于大数据高速传输和处理的要求；
2.ARM端通过DMA中断机制读取数据，不需要占用CPU资源，降低了数据传输与存储中对处理器处理时间的占用比例，极大提升了ARM处理器的数据处理能力；
3.数据包长度校验，增加了传输数据长度异常情况下的处理机制，提升了数据传输的可靠性，有效避免了传输数据错误或重要数据包丢失等现象，使DMA高性能传输更加可靠；
4.接收fifo发送数据按照所设计的状态跳转，确保DMA数据传输的连续、稳定；
5.构造AXI4-Stream总线形式的信号，通过该总线发送接收fifo中的数据至内存DDR，有效保障高速流数据传输；
5.适用于多数雷达信号处理系统及其他领域，可以根据任务具体情况，灵活修改一帧数据块大小，实现设计的模块化和通用化，大大提高重用性和易用性，降低设计复杂度，缩短开发周期。
附图说明
图1为本发明的实施例基于ZYNQ的DMA数据传输方法的流程图；
图2为本发明的实施例数据包长度校验流程图；
图3为本发明的实施例数据包长度校验仿真结果图；
图4为本发明实施例构建的AXI4-Stream总线信号仿真结果图。
具体实施方式
下面就结合附图和实施例对本发明进行详细阐述。
如图1所示，为本发明实施例基于ZYNQ的DMA数据传输方法的流程图，所述方法包括如下步骤：
步骤1：FPGA对接收到的数据包进行长度校验；
步骤2：将经过数据包长度校验后的数据存储在接收fifo中；
步骤3：FPGA根据AXI DMA核的配置模式，通过AXI4-Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；
步骤4：ARM读取内存DDR中的数据。
进一步的，所述FPGA对接收到的数据包进行长度校验，方法如下：
FPGA将接收到的数据包中一帧传输数据量进行计数，并与输入端口传递的所需传输的帧长度进行对比，针对数据量不相等的情况进行处理，数据量满足AXI DMA核产生中断所需的数据长度。
所述接收到的数据包是经过校验和校准后的数据，因此存在一帧数据量大小等于或小于所需传输的帧长度两种情况。
在本实施例中，数据包长度校验过程中，若一帧数据量计数data_cnt小于所需传输的帧长度frm_len，则计算数据量差值cnt_cha＝frm_len-data_cnt，将缺少的数据量用位数全‘1’补齐，将有效数据输出；若一帧数据量计数data_cnt与所需传输的帧长度frm_len相等，则直接将有效数据输出，数据包校验的流程图如图2所示。
进一步的，所述将经过数据包长度校验后的数据存储在接收fifo中，方法如下：
FPGA根据任务需求设置每帧数据块大小，将数据块大小设置为一个形参变量FRAME_SIZE，同时，对所需传输的经过数据包长度校验后的数据块大小进行统计，设置接收fifo深度。优选地，将接收fifo深度设置为1k/64k可选。
将经过数据包长度校验后的数据按设置的每帧数据块大小FRAME_SIZE存储在接收fifo中。
在FPGA程序中编写头文件，通过宏变量的形式用define语句定义fifo深度，并在内部代码结构中通过条件编译ifdef语句进行展开，在接收fifo深度需要根据DMA传输数据块大小变化时，只需在头文件中变换define语句后面的宏变量即可，以简化调用时的参数更改流程，避免内部代码结构的二次开发。
进一步的，所述FPGA根据AXI DMA核的配置模式，通过AXI4-Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换，方法如下：
在AXI DMA核中设置写响应通道使能为开，此时ZYNQ内部数据传输方向为FPGA到ARM，FPGA设置数据流位宽、一次最大突发传输长度、DMA传输数据块大小(根据每帧数据块大小FRAME_SIZE设置)。
当FPGA监测到接收fifo数据量rd_data_count积累达到一帧数据量大小FRAME_SIZE的一半时，接收fifo开启准备发送数据状态，以确保数据的连续性，若此时AXI DMA核不具备传输状态，则接收fifo一直处于等待发送数据状态，若监测到AXI DMA核具备传输状态，则接收fifo发送数据。
在发送数据状态中，当已发送的数据量达到一帧数据量大小FRAME_SIZE时，接收fifo跳转到发送完成状态，至此，fifo中的一整帧数据已全部发送完毕，FPGA通过AXI4-Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换。FPGA构建的AXI4-Stream总线中tvalid信号，指示有效的数据tdata被正确响应，并在最后一个数据发送时，构建tlast结束标识，表示此次数据流传输结束。
进一步的，所述ARM读取内存DDR中的数据，方法如下：
AXI DMA核收到AXI4-Stream总线上的数据结束标识后，产生FPGA到ARM处理器的中断信号，ARM收到中断后从内存DDR中将数据读出，至此，完成一次FPGA到ARM的数据流传输。
基于上述实施方法，下面为DMA数据传输方法应用实施例。
假设ZYNQ芯片FPGA通过同步串口LVDS将数据接收，在AXI DMA核中配置写通道使能打开，此时ZYNQ内部数据传输方向为FPGA到ARM，设置数据流位宽为16bit，一次最大突发传输数据大小为16个字，DMA传输数据块大小为16个字，将接收fifo深度设置为1k。
假设一帧完整数据包(十六进制)如下：帧头为AA55，数据包长度为000d，数据内容为0001、0002、0003、0004、0005、0006、0007、0008、0009、000a、000b、000c、000d、000e，共计16个字，数据由FPGA发送给ARM处理器。
根据本发明DMA数据传输方法，使用Verilog语言编写FPGA代码，代码编写完成后，编写测试文件进行功能仿真，得到的功能仿真结果如图3～图4所示，经过板上实测，DMA数据传输速率与AXI GP慢速端口相比提高了200倍以上，验证了设计的正确性和可行性。
FPGA设计完成后的程序下载至芯片中，进行板级测试，将板级实际测试结果与仿真结果进行对比，两者结果一致，证明了本实施例设计的基于ZYNQ的DMA高性能数据传输方法FPGA实现的正确性。
本发明经过在某些重点型号中的实际验证，取得了理想的效果，具有较强的实用性和通用性，对今后类似设计有很强的指导意义。
上述具体实施方式仅用于解释和说明本发明的技术方案，但并不能构成对权利要求的保护范围的限定。本领域技术人员应当清楚，在本发明的技术方案的基础上做任何简单的变形或替换而得到的新的技术方案，均将落入本发明的保护范围之内。

Claims (9)

1.一种基于ZYNQ的DMA数据传输方法，其特征在于，包括如下步骤：
步骤1：FPGA对接收到的数据包进行长度校验；
步骤2：将经过数据包长度校验后的数据存储在接收fifo中；
步骤3：FPGA根据AXIDMA核的配置模式，通过AXI4-Stream总线发送接收fifo中的数据至内存DDR，完成流式接口到内存映射的转换；
步骤4：ARM读取内存DDR中的数据。
2.根据权利要求1所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，所述步骤1数据包长度校验，方法如下：
FPGA将接收到的数据包中一帧传输数据量进行计数，并与输入端口传递的所需传输的帧长度进行对比，若一帧数据量计数小于所需传输的帧长度，则计算数据量差值，将缺少的数据量用位数全‘1’补齐，将有效数据输出；若一帧数据量计数与所需传输的帧长度相等，则直接将有效数据输出。
3.根据权利要求1所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，FPGA根据任务需求设置每帧数据块大小FRAME_SIZE，将经过数据包长度校验后的数据按照设置的每帧数据块大小FRAME_SIZE存储在接收fifo中。
4.根据权利要求3所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，FPGA对所需传输的经过数据包长度校验后的数据块大小进行统计，设置接收fifo深度。
5.根据权利要求4所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，所述接收fifo深度设置为1k/64k可选。
6.根据权利要求1所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，所述步骤3中AXIDMA核的配置模式设置为：
在AXIDMA核中设置写响应通道使能为开，此时ZYNQ内部数据传输方向为FPGA到ARM，FPGA设置数据流位宽、一次最大突发传输长度、DMA传输数据块大小。
7.根据权利要求1所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，所述步骤3发送接收fifo中的数据至内存DDR，数据发送条件如下：
当FPGA监测到接收fifo数据量积累达到一帧数据量大小FRAME_SIZE的一半时，接收fifo开启准备发送数据状态，若此时AXI DMA核不具备传输状态，则接收fifo一直处于等待发送数据状态，若监测到AXIDMA核具备传输状态，则接收fifo发送数据。
8.根据权利要求1所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，所述步骤3FPGA根据AXIDMA核的配置模式，将接收fifo中的数据转换成AXI4-Stream总线信号形式，发送至内存DDR，完成流式接口到内存映射的转换。
9.根据权利要求1所述的一种基于ZYNQ的DMA数据传输方法，其特征在于，所述步骤4ARM读取内存DDR中的数据，方法为：AXIDMA核收到AXI4-Stream总线上的数据结束标识后，产生FPGA到ARM处理器的中断信号，ARM收到中断后从内存DDR中将数据读出。
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