CN114124718B - 强实时EtherCAT实现系统 - Google Patents

Abstract

本发明提供了一种强实时EtherCAT实现系统，包括MII接收模块、专用处理器模块及MII发送模块；MII接收模块：对MII协议进行解析，得到解析数据；专用处理器模块：通过处理器对所述解析数据进行处理，得到处理数据；MII发送模块：将所述处理数据转换为MII格式发送至网络接口。本发明以HDL语言实现，结合软硬件处理的优点，使EtherCAT实现时既具有较强的实时性，又能够有软件方案的灵活性，可以灵活重组拓扑结构。

Description

强实时EtherCAT实现系统

技术领域

本发明涉及工业自动化控制中EtherCAT通信技术领域，具体地，涉及一种强实时EtherCAT实现系统，尤其是一种基于软硬件协同工作的强实时EtherCAT实现系统。

背景技术

一般工业通讯的网络各节点传送的信息长度不长，多半都比以太网帧的最小长度要小。而每个节点每次更新资料都要送出一个帧，造成带宽的低利用率，网络的整体性能也随之下降。

EtherCat为以太网控制自动化技术，以以太网为基础的现场总线系统，其名称的CAT为控制自动化技术(Control Automation Technology)字首的缩写，EtherCAT是确定性的工业以太网，最早是由德国的Beckhoff公司研发，自动化对通讯一般会要求较短的资料更新时间(或称为周期时间)、资料同步时的通讯抖动量低，而且硬件的成本要低，EtherCAT开发的目的就是让以太网可以运用在自动化应用中。

EtherCAT利用一种称为“飞速传输”(processing on the fly)的技术改善以上的问题。EtherCAT技术以成熟的以太网系统为基础，主站和从站构成环状网络，网络节点收到上一个节点的帧后仅更新本节点关心的信息并转发给下一个节点，从而达到实时效果。

通常实现EtherCAT的方式有三种：使用专用芯片、FPGA实现或者嵌入式处理器/单片机实现以太网帧的接收、修订和转发。专用芯片和FPGA方式实时效果好，但应用不灵活，网络拓扑一旦设定无法轻易修改；嵌入式处理器或者单片机由软件来实现信息的插入，网络拓扑可以任意修改，但延时严重，即时最小的帧，处理延时也在5us以上。

公开号为CN110620712A的专利文献公开了一种Window平台的实时EtherCAT主站实现方法，应用程序接口模块为应用程序提供操作EtherCAT主站协议栈的接口；EtherCAT主站协议栈模块运行于window内核，实现EtherCAT协议，提供周期过程数据和非周期数据的通讯功能；实时性优化模块为周期性过程数据通信提供高精度的定时周期，同时提高该周期性通信任务的实时性。但是该专利文献仍然存在延时严重的缺陷。

发明内容

针对现有技术中的缺陷，本发明的目的是提供一种强实时EtherCAT实现系统。

根据本发明提供的一种强实时EtherCAT实现系统，包括MII接收模块、专用处理器模块及MII发送模块；

MII接收模块：对MII协议进行解析，得到解析数据；

专用处理器模块：通过处理器对所述解析数据进行处理，得到处理数据；

MII发送模块：将所述处理数据转换为MII格式发送至网络接口。

优选的，所述MII接收模块、所述专用处理器模块及所述MII发送模块均用HDL逻辑实现。

优选的，所述MII数据接收模块包括MII数据解析模块和接收异步FIFO；

所述MII数据解析模块的输入端用于接收MII输入信号，所述MII数据解析模块的输出端连接所述接收异步FIFO的输入端，所述FIFO的输入端连接所述专用处理器模块；

所述MII数据解析模块用于解析MII协议，所述接收异步FIFO用于实现数据缓冲和跨时钟域处理。

优选的，所述MII数据解析模块对时序MII接口信号进行识别，并将接收到的数据和状态指示发送至所述接收异步FIFO，当CTL信号有效时，数据开始有效。

优选的，所述数据位宽四位，每两拍数据代表一个字节数据。

优选的，所述MII数据解析模块的解析具体为：

检测帧开始和帧结束，并产生状态标记；将两个四位的数据合并为一个字节；检测前导码；对数据进行CRC校验，并产生正确的状态标记；将收到的数据和产生的状态标记发送至所述接收异步FIFO。

优选的，所述专用处理器模块包括处理器核、指令存储器以及数据存储器；

所述接收异步FIFO的输入端连接所述处理器核的输入端，所述处理器核连接所述指令存储器和所述数据存储器。

优选的，所述指令存储器和所述数据存储器为两个独立的存储器。

优选的，所述指令存储器和所述数据存储器的总线接口对外开放。

优选的，所述MII数据发送模块包括发送异步FIFO和MII发送逻辑模块；

所述处理器核的输出端连接所述发送异步FIFO的输入端，所述异步FIFO的输出端连接所述MII发送逻辑模块的输入端，所述MII发送逻辑模块的输出端用于输出MII输出信号。

与现有技术相比，本发明具有如下的有益效果：

1、本发明可以方便的修改EtherCAT的拓扑结构，仅需要更新指令代码，不需要修改硬件；

2、本发明提供接近于硬件的实时性，但同时具有软件的灵活性；

3、本发明使用HDL语言实现所有的功能，既可以在FPGA上实施，也可以嵌入到芯片中，作为外设使用。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：

图1为本发明的强实时EtherCAT实现系统的系统框图；

图2为MII波形示意图。

具体实施方式

下面结合具体实施例对本发明进行详细说明。以下实施例将有助于本领域的技术人员进一步理解本发明，但不以任何形式限制本发明。应当指出的是，对本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变化和改进。这些都属于本发明的保护范围。

实施例1：

如图1所示，本实施例提供一种强实时EtherCAT实现系统，包括MII接收模块、专用处理器模块及MII发送模块，MII接收模块、专用处理器模块及MII发送模块均用HDL逻辑实现。

MII接收模块：对MII协议进行解析，得到解析数据。MII数据接收模块包括MII数据解析模块和接收异步FIFO，MII数据解析模块的输入端用于接收MII输入信号，MII数据解析模块的输出端连接接收异步FIFO的输入端，FIFO的输入端连接专用处理器模块，MII数据解析模块用于解析MII协议，接收异步FIFO用于实现数据缓冲和跨时钟域处理。MII数据解析模块对时序MII接口信号进行识别，并将接收到的数据和状态指示发送至接收异步FIFO，当CTL信号有效时，数据开始有效。数据位宽四位，每两拍数据代表一个字节数据。MII数据解析模块的解析具体为：检测帧开始和帧结束，并产生状态标记；将两个四位的数据合并为一个字节；检测前导码；对数据进行CRC校验，并产生正确的状态标记；将收到的数据和产生的状态标记发送至接收异步FIFO。

专用处理器模块：通过处理器对解析数据进行处理，得到处理数据。专用处理器模块包括处理器核、指令存储器以及数据存储器，接收异步FIFO的输入端连接处理器核的输入端，处理器核连接指令存储器和数据存储器。指令存储器和数据存储器为两个独立的存储器，指令存储器和数据存储器的总线接口对外开放。

MII发送模块：将处理数据转换为MII格式发送至网络接口。MII数据发送模块包括发送异步FIFO和MII发送逻辑模块，处理器核的输出端连接发送异步FIFO的输入端，异步FIFO的输出端连接MII发送逻辑模块的输入端，MII发送逻辑模块的输出端用于输出MII输出信号。

实施例2：

本领域技术人员可以将本实施例理解为实施例1的更为具体的说明。

MII：即媒体独立接口，也叫介质无关接口，它是IEEE-802.3定义的以太网行业标准，它包括一个数据接口，以及一个MAC和PHY之间的管理接口，数据接口包括分别用于发送器和接收器的两条独立信道，每条信道都有自己的数据、时钟和控制信号，MII数据接口总共需16个信号，管理接口是个双信号接口，一个是时钟信号，另一个是数据信号，通过管理接口，上层能监视和控制PHY。

HDL：一种硬件描述语言，以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。

本实施例提供一种基于软硬件协同工作的强实时EtherCAT实现系统，包括MII数据的接收，数据的处理及MII发送三部分，所有部分均用HDL逻辑实现。

(1)MII数据的接收：

MII数据的接收模块负责实现MII协议的解析，模块内部包含一个32字节的异步FIFO用于实现数据缓冲及跨时钟域处理。

MII数据解析部分时序MII接口信号的识别，并将接收到的数据和状态指示发送至接收FIFO，MII数据格式见图2，当CTL(一组指示信号)信号有效时，数据开始有效，数据位宽4位，每两拍数据代表一个字节数据。

MII数据解析部分具体工作包括：

检测帧开始和帧结束，并产生标记；

将2个4位的数据合并为一个字节；

检测前导码；

对数据进行CRC校验，并产生是否正确的标记；

将收到的数据及产生的状态标记发送至接收FIFO。

异步FIFO负责将MII接口时钟域的数据进行缓存，并转换为处理器时钟域。异步FIFO的容量为32字节，但是可以通过参数修改为其它合适的值，容量必须为2ⁿ(n为正整数)。

(2)数据的处理：

数据的处理采用专门设计的处理器实现，该处理器核使用专门设计的精简指令，能够实现基础功能，例如加减运算、逻辑运算、数据加载/存储、寄存器数据搬移、条件判断、分支跳转等。该处理器核不支持较复杂的指令，所以结构简单，逻辑规模很小。

处理器的指令存储器和数据存储器为两个独立的存储器，能够提高质量执行效率。总线接口对外开放，外部设备可以通过总线接口更新指令和数据存储器，实现设备功能的更新。

处理器具有专门的通信寄存器，可以与MII收发模块直接进行通信，仅需要1至3个时钟节拍即可将数据从接收FIFO读入，或者写出数据至发送FIFO。

在最理想的应用情况下，例如仅修改数据帧中指定的4字节短字段，从收到数据到修改数据后发送出去，仅需要64个节拍左右，已典型的200MHz基准时钟为例，延时仅320ns左右。

(3)MII数据发送：

MII数据发送模块负责将处理器核提供的数据转换为MII格式发送至网络接口，发送接口时序与接收时序基本相同，参见图2。

发送模块包括一个64字节的发送异步FIFO，FIFO深度可以根据需要通过参数配置。发送模块中的发送逻辑实现FIFO数据至MII接口时序的转换。

发送模块可以根据配置决定是否自动添加前导码，是否自动添加CRC校验码，这些功能可以极大的减轻处理器的负担，减少数据延迟。

本发明能够实现MII接口的以太网数据的接收，并快速识别帧信息，本发明通过专用的精简指令集及硬件结构修改指定的帧内容，本发明通过专用指令发送数据至MII接口。

以上对本发明的具体实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，本领域技术人员可以在权利要求的范围内做出各种变化或修改，这并不影响本发明的实质内容。在不冲突的情况下，本申请的实施例和实施例中的特征可以任意相互组合。

Claims (1)

1.一种强实时EtherCAT实现系统，其特征在于，包括MII接收模块、专用处理器模块及MII发送模块；

MII接收模块：对MII协议进行解析，得到解析数据；

专用处理器模块：通过处理器对所述解析数据进行处理，得到处理数据；

MII发送模块：将所述处理数据转换为MII格式发送至网络接口；

所述MII接收模块、所述专用处理器模块及所述MII发送模块均用HDL逻辑实现；

所述MII数据接收模块包括MII数据解析模块和接收异步FIFO；

所述MII数据解析模块的输入端用于接收MII输入信号，所述MII数据解析模块的输出端连接所述接收异步FIFO的输入端，所述FIFO的输入端连接所述专用处理器模块；

所述MII数据解析模块用于解析MII协议，所述接收异步FIFO用于实现数据缓冲和跨时钟域处理；

所述MII数据解析模块对时序MII接口信号进行识别，并将接收到的数据和状态指示发送至所述接收异步FIFO，当CTL信号有效时，数据开始有效；

所述数据位宽四位，每两拍数据代表一个字节数据；

所述MII数据解析模块的解析具体为：

检测帧开始和帧结束，并产生状态标记；将两个四位的数据合并为一个字节；检测前导码；对数据进行CRC校验，并产生正确的状态标记；将收到的数据和产生的状态标记发送至所述接收异步FIFO；

所述专用处理器模块包括处理器核、指令存储器以及数据存储器；

所述接收异步FIFO的输入端连接所述处理器核的输入端，所述处理器核连接所述指令存储器和所述数据存储器；

所述指令存储器和所述数据存储器为两个独立的存储器；

所述指令存储器和所述数据存储器的总线接口对外开放；

所述MII数据发送模块包括发送异步FIFO和MII发送逻辑模块；

所述处理器核的输出端连接所述发送异步FIFO的输入端，所述异步FIFO的输出端连接所述MII发送逻辑模块的输入端，所述MII发送逻辑模块的输出端用于输出MII输出信号。