CN108540294B - 一种集线器集成芯片 - Google Patents
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Abstract
本发明涉及一种集线器集成芯片，属于以太网技术领域。该集线器集成芯片包括：壳体和封装于所述壳体内的逻辑控制器和至少一个PHY芯片，每个所述PHY芯片均与所述逻辑控制器连接；所述逻辑控制器用于对每个所述PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，并通过所述至少一个PHY芯片中除当前接收以太网数据的PHY芯片的其他PHY芯片发送出去。解决了现有集线器集成度低、占用印制板面积大的缺陷，同时保证了数据传输的完整性和正确性，避免现有集线器数据传输容量较大时数据帧丢失的问题。
Description
技术领域
本发明属于以太网技术领域，具体涉及一种集线器集成芯片。
背景技术
以太网(Ethernet)是当前应用最普遍的局域网技术，使用的是带有冲突检测的载波侦听多路访问(Carrier Sense Multiple Access/Collision Detection，CSMA/CD)的访问控制方法，以太网可以采用多种连接介质，包括同轴缆、双绞线和光纤等。其中，网络HUB(集线器)作为构成以太网网络拓扑的基本设备，其应用于OSI参考模型第一层，因此又被称为物理层设备，其对接收到的信号进行再生整形放大，以扩大网络的传输距离，同时把所有节点集中在以它为中心的节点上。是一种不需任何软件支持或只需很少管理软件管理的硬件设备，它在网络中只起到信号放大和重发作用，其目的是扩大网络的传输范围，因而其可靠性较高，但是存在不能有效检测错误，不能保证数据传输的完整性和正确性及在数据传输容量较大时丢失数据帧的缺点。此外，现有集线器多由控制器与外围电路(如多个PHY芯片)构成，在使用时，将控制器和多个PHY芯片一一连线。
发明内容
鉴于此，本发明的目的在于提供一种集线器集成芯片，以有效地改善上述问题。
本发明的实施例是这样实现的：
本发明实施例提供了一种集线器集成芯片，包括：壳体和封装于所述壳体内的逻辑控制器和至少一个PHY芯片，每个所述PHY芯片均与所述逻辑控制器连接。所述逻辑控制器用于对每个所述PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，并通过所述至少一个PHY芯片中除当前接收以太网数据的PHY芯片的其他PHY芯片发送出去。
在本发明可选的实施例中，所述逻辑控制器包括：至少一个以太网接口模块、至少一个双向解码模块、数据帧采集模块和仲裁判断模块；每个所述以太网接口模块与一个所述双向解码模块连接，每个所述双向解码模块还分别与所述数据帧采集模块和所述仲裁判断模块连接；每个所述以太网接口模块用于接收与自身连接的所述PHY芯片传输的以太网数据；每个所述双向解码模块用于对与自身连接的所述以太网接口模块传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧发送给所述数据帧采集模块；以及还用于将仲裁判断模块发送的以太网数据帧还原成所述PHY芯片可发送的数据发送给与自身相连接的所述以太网接口模块；所述数据帧采集模块用于对每个所述双向解码模块发送的以太网数据帧进行收集，并将收集完成的以太网数据帧发送给所述仲裁判断模块；所述仲裁判断模块用于判断该以太网数据帧是否为有效数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧发送给所述至少一个双向解码模块中除当前接收以太网数据的双向解码模块的其他双向解码模块。
在本发明可选的实施例中，所述至少一个PHY芯片包括：4个PHY芯片，所述逻辑控制器包括：至少4个以太网接口模块和至少4个双向解码模块，一个PHY芯片与一个以太网接口模块连接。
在本发明可选的实施例中，所述逻辑控制器包括：6个以太网接口模块和6个双向解码模块，所述6个以太网接口模块包括两个RMII接口模块和4个MII接口模块，一个所述PHY芯片与一个所述MII接口模块连接。
在本发明可选的实施例中，所述4个MII接口模块均为电口模块。
在本发明可选的实施例中，所述4个MII接口模块均为光口模块。
在本发明可选的实施例中，所述4个MII接口模块为1个光口模块和3个电口模块、2个光口模块和2个电口模块或3个光口模块和1个电口模块。
在本发明可选的实施例中，所述逻辑控制器为FPGA芯片。
在本发明可选的实施例中，采用标准的BGA473封装壳体对所述逻辑控制器和4个所述PHY芯片进行封装。
在本发明可选的实施例中，所述壳体的封装长度选自10mm至30mm之间的任一数值，封装宽度选自10mm至30mm之间的任一数值。
本发明实施例提供的集线器集成芯片，将逻辑控制器和至少一个PHY芯片封装在壳体内，使其具备逻辑控制器的逻辑控制功能和PHY芯片的接口功能，不仅解决了现有集线器集成度低、占用印制板面积大的缺陷，同时也解决了控制器和PHY芯片连接时，需花费大量时间接线以及因线路复杂容易出错的技术问题；此外，该逻辑控制器还用于对PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及确定该以太网数据帧是否为有效数据帧，在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，保证了数据传输的完整性和正确性，避免现有集线器数据传输容量较大时数据帧丢失的问题。
本发明的其他特征和优点将在随后的说明书阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明实施例而了解。本发明的目的和其他优点可通过在所写的说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1示出了本发明一实施例提供的一种集线器集成芯片的结构示意图。
图2示出了本发明实施例提供的一种集线器集成芯片的封装示意图。
图3示出了本发明实施例提供的一种逻辑控制器的结构示意图。
图4示出了本发明又一实施例提供的一种集线器集成芯片的结构示意图。
图标：100－集线器集成芯片；110－壳体；120－逻辑控制器；121－以太网接口模块；122－双向解码模块；123－数据帧采集模块；124－仲裁判断模块；130－PHY芯片。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
需要说明的是，针对背景技术中现有集线器所存在的缺陷，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。
鉴于现有集线器存在的缺陷，本发明实施例提供了一种集线器集成芯片100，如图1所示。该集线器集成芯片100包括：壳体110和封装于所述壳体110内的逻辑控制器120和至少一个PHY芯片130，每个所述PHY芯片130均与所述逻辑控制器120连接。
该壳体110用于封装逻辑控制器120和至少一个PHY芯片130，本实施例中，仅示出了逻辑控制器120和4个PHY芯片130的封装示意图，可以理解的是，PHY芯片130的数量可以在合理范围内相应的增加或者减少，例如，减少到2或3个；增加到4、5、6、7或8个等。
本实施例中采用标准的BGA473封装壳体110对所述逻辑控制器120和4个所述PHY芯片130进行封装，壳体110的封装长度选自10mm至30mm之间的任一数值，封装宽度选自10mm至30mm之间的任一数值，例如，选用封装尺寸为26mmx26mm的壳体110进行封装，以较少PCB板的占用面积，其封装示意图如图2所示。需要说明的是，封装不同数量的PHY芯片130时，所需的封装引脚会不同，例如，PHY芯片130的数量小于4个时，封装引脚小于473个；PHY芯片130的数量大于4个时，封装引脚大于473个。
每个所述PHY芯片130均与所述逻辑控制器120连接，用于将接收的以太网数据发送给逻辑控制器120，以及将逻辑控制器120发送的数据发送出去，以实现以太网数据的传送。其中，PHY芯片130为MII接口，其与逻辑控制器120的引脚连接，其中，MII接口连接逻辑控制器120的引脚如表1所示：
表1
| 序号 | 信号名称 | 功能 |
| 1 | ETH1_MDC | 管理接口时钟输入 |
| 2 | ETH1_MDIO | 管理接口输入/输出 |
| 3 | TXD[3：0] | 数据发送线 |
| 4 | TX_EN | 发送使能线 |
| 5 | TX_CLK | 发送数据参考时钟线 |
| 6 | RXD[3：0] | 数据接收线 |
| 7 | RX_DV | 接收信号有效线 |
| 8 | RX_CLK | 接收数据参考时钟线 |
所述逻辑控制器120用于对每个所述PHY芯片130传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧、确定该以太网数据帧是否为有效数据帧以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片130可发送的数据，并通过所述至少一个PHY芯片130中除当前接收以太网数据的PHY芯片130的其他PHY芯片130发送出去。通过对输入信号进行时序整形以及将该以太网数据还原成以太网数据帧、确定该以太网数据帧是否为有效数据帧等处理，保证了数据传输的完整性和正确性，避免在数据传输容量较大时数据帧丢失的问题。
其中，作为一种可选的实施方式，所述逻辑控制器120为FPGA芯片，如图3所示，其包括至少一个以太网接口模块121、至少一个双向解码模块122、数据帧采集模块123和仲裁判断模块124。每个所述以太网接口模块121与一个所述双向解码模块122连接，每个所述双向解码模块122还分别与所述数据帧采集模块123和所述仲裁判断模块124连接。
每个所述以太网接口模块121用于接收与自身连接的所述PHY芯片130传输的以太网数据，并将接收的以太网数据发送给与自身连接的双向解码模块122。此外，需要说明的是，该以太网接口模块121除了接收PHY芯片130传输的以太网数据外，还可以接收其他设备如CPU发送的数据。其中，以太网接口模块121可以是RMII接口模块，也可以是MII接口模块。其中，MII接口模块又可以根据配置需要，将其配置成电口模块以及光口模块。
每个所述双向解码模块122用于对与自身连接的所述以太网接口模块121传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧发送给所述数据帧采集模块123以及将还原的以太网数据帧存储至本端口存储区；以及还用于将仲裁判断模块124发送的以太网数据帧还原成以太网接口模块121可发送的数据发送给与自身相连接的所述以太网接口模块121。其中，需要说明的是，以太网接口模块121可发送的数据与PHY芯片130可发送的数据是一样的。
所述数据帧采集模块123用于对每个所述双向解码模块122发送的以太网数据帧进行收集(接收)，并判断当前以太网数据帧是否收集(接收)完成，并将收集(接收)完成的以太网数据帧发送给所述仲裁判断模块124。
所述仲裁判断模块124用于判断该以太网数据帧是否为有效数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧发送给所述至少一个双向解码模块122中除当前接收以太网数据的双向解码模块122的其他双向解码模块122，以便其他双向解码模块122将仲裁判断模块124发送的以太网数据帧还原成以太网接口模块121可发送的数据发送给与自身相连接的所述以太网接口模块121。
其中，需要说明的是，该以太网接口模块121的数量与双向解码模块122的数量相同，以便一个以太网接口模块121对应一个双向解码模块122。
作为一种实施方式，该集线器集成芯片100包括4个PHY芯片130，此时，该逻辑控制器120包括：至少4个以太网接口模块121和至少4个双向解码模块122。其中，一个PHY芯片130与一个以太网接口模块121连接。既当PHY芯片130的数量为4个时，以太网接口模块121的数量大于等于4个，如，4个、5个、6个、7个以及8个。
本实施例中，以6个以太网接口模块121为例进行说明。此时与之对应的双向解码模块122的数量为6个，如图4所示。其中，所述6个以太网接口模块121，包括两个RMII接口模块和4个MII接口模块，一个所述PHY芯片130与一个所述MII接口模块连接。其中，作为一种可选的实施方式，4个MII接口模块均为光口模块；作为一种可选的实施方式，4个MII接口模块均为电口模块；作为一种可选可选的实施方式，所述4个MII接口模块为1个光口模块和3个电口模块、2个光口模块和2个电口模块或3个光口模块和1个电口模块。其中，该MII接口均为百兆以太网接口。
其中，两个RMII接口模块用于与外围的CPU连接。其中，RMII接口模块与CPU芯片的连接引脚如表2所示：
表2
| 序号 | 信号名称 | 功能 |
| 1 | ETH1_MDC | 管理接口时钟输入 |
| 2 | ETH1_MDIO | 管理接口输入/输出 |
| 3 | TXD[1：0] | 数据发送线 |
| 4 | TX_EN | 发送使能线 |
| 5 | CRS_DV | 载波和数据有效线 |
| 6 | RXD[1：0] | 数据接收线 |
| 7 | REF_CLK | 同步参考时钟线 |
其中，为了使上述的过程更加清楚，本实施例以4个PHY芯片130为例进行说明。假设逻辑控制器120在接收到4个PHY芯片130中的某个(假设为第一个)PHY芯片130传输的以太网数据时，与该PHY芯片130(第一个)对应的双向解码模块122便会接收到该以太网数据，此时，该双向解码模块122便对其进行时序整形以及将其还原成以太网数据帧发送给所述数据帧采集模块123；待数据帧采集模块123采集完该以太网数据帧后，将其发送给仲裁判断模块124，判断其是否为有效数据帧，若是，则将该以太网数据帧发送给其余的5个双向解码模块122(这5个双向解码模块122不包含当初接收以太网数据的那个双向解码模块122)，然后这5个双向解码模块122分别将仲裁判断模块124发送的以太网数据帧还原成以太网接口模块121可发送的数据发送给与自身相连接的所述以太网接口模块121，然后发送出去。
此外，该逻辑控制器120还包括：锁相环控制模块(图中未示出)，该锁相环控制模块分别与所述至少一个以太网接口模块121(如6个)、所述至少一个双向解码模块122(如6个)、所述数据帧采集模块123和所述仲裁判断模块124连接，所述锁相环控制模块用于产生振荡脉冲信号，并将振荡脉冲信号传输给至少一个以太网接口模块121、所述至少一个双向解码模块122、所述数据帧采集模块123和所述仲裁判断模块124，以配置各模块的时钟以及参数。其中，需要说明的是，该锁相环控制模块传输给各个模块的时钟信号不一定相同，其可以是频率不同，也可以是上升沿以及下降沿的占比不同。
其中，需要说明的是，该逻辑控制器120是由FPGA来实现的，而该FPGA是依靠硬件控制功能来实现，因此，反应速度更快、可靠性更高、稳定性更好。此外，该逻辑控制器120也可以采用与FPGA具备相同硬件控制功能的复杂可编程逻辑器件(Complex ProgrammableLogic Device，CPLD)来代替。
其中，该逻辑控制器120工作于物理层，仅完成物理层的多路数据转发，对数据包仅做透明传输，不进行任何其他解包处理，有效解决了网络交换机传输延时的问题。同时，根据可配置的时钟整形，提供高精度的时钟网络，以保证数据可靠性。此外，支持多类型接口配置以适应不同的应用，根据配置可提供6路独立的全双工MAC接口，其中2路可配置为RMII接口，另外4路为MII接口，可根据需要配置为光口或电口。
综上所述，本发明实施例提供的集线器集成芯片，包括壳体和封装于所述壳体内的逻辑控制器和至少一个PHY芯片(如4个)，每个所述PHY芯片均与所述逻辑控制器连接。其中，所述逻辑控制器包括：至少一个以太网接口模块(如6个，其中两个为RMII接口，4个MII接口，其中，该MII接口可以根据配置需要，配置成电口或光口)、至少一个双向解码模块(如6个)、数据帧采集模块和仲裁判断模块。将逻辑控制器和至少一个PHY芯片(如4个)封装在壳体内，使其具备逻辑控制器的逻辑控制功能和PHY芯片的接口功能，不仅解决了现有集线器集成度低、占用印制板面积大的缺陷，同时也解决了控制器和PHY芯片连接时，需花费大量时间接线以及因线路复杂容易出错的技术问题。同时，该逻辑控制器还用于对PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及确定该以太网数据帧是否为有效数据帧，在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，保证了数据传输的完整性和正确性，避免现有集线器数据传输容量较大时数据帧丢失的问题。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种集线器集成芯片，其特征在于，包括：壳体和封装于所述壳体内的逻辑控制器和至少一个PHY芯片，每个所述PHY芯片均与所述逻辑控制器连接；
所述逻辑控制器用于对每个所述PHY芯片传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧还原成所述PHY芯片可发送的数据，并通过所述至少一个PHY芯片中除当前接收以太网数据的PHY芯片的其他PHY芯片发送出去。
2.根据权利要求1所述的集线器集成芯片，其特征在于，所述逻辑控制器包括：至少一个以太网接口模块、至少一个双向解码模块、数据帧采集模块和仲裁判断模块；每个所述以太网接口模块与一个所述双向解码模块连接，每个所述双向解码模块还分别与所述数据帧采集模块和所述仲裁判断模块连接；
每个所述以太网接口模块用于接收与自身连接的所述PHY芯片传输的以太网数据；
每个所述双向解码模块用于对与自身连接的所述以太网接口模块传输的以太网数据进行时序整形以及将该以太网数据还原成以太网数据帧发送给所述数据帧采集模块；以及还用于将仲裁判断模块发送的以太网数据帧还原成所述PHY芯片可发送的数据发送给与自身相连接的所述以太网接口模块；
所述数据帧采集模块用于对每个所述双向解码模块发送的以太网数据帧进行收集，并将收集完成的以太网数据帧发送给所述仲裁判断模块；
所述仲裁判断模块用于判断该以太网数据帧是否为有效数据帧，以及在确定该以太网数据帧为有效数据帧后，将该以太网数据帧发送给所述至少一个双向解码模块中除当前接收以太网数据的双向解码模块的其他双向解码模块。
3.根据权利要求2所述的集线器集成芯片，其特征在于，所述至少一个PHY芯片包括：4个PHY芯片，所述逻辑控制器包括：至少4个以太网接口模块和至少4个双向解码模块，一个PHY芯片与一个以太网接口模块连接。
4.根据权利要求3所述的集线器集成芯片，其特征在于，所述逻辑控制器包括：6个以太网接口模块和6个双向解码模块，所述6个以太网接口模块包括两个RMII接口模块和4个MII接口模块，一个所述PHY芯片与一个所述MII接口模块连接。
5.根据权利要求4所述的集线器集成芯片，其特征在于，所述4个MII接口模块均为电口模块。
6.根据权利要求4所述的集线器集成芯片，其特征在于，所述4个MII接口模块均为光口模块。
7.根据权利要求4所述的集线器集成芯片，其特征在于，所述4个MII接口模块为1个光口模块和3个电口模块、2个光口模块和2个电口模块或3个光口模块和1个电口模块。
8.根据权利要求1－7任一项所述的集线器集成芯片，其特征在于，所述逻辑控制器为FPGA芯片。
9.根据权利要求1－7任一项所述的集线器集成芯片，其特征在于，采用标准的BGA473封装壳体对所述逻辑控制器和4个所述PHY芯片进行封装。
10.根据权利要求9所述的集线器集成芯片，其特征在于，所述壳体的封装长度选自10mm至30mm之间的任一数值，封装宽度选自10mm至30mm之间的任一数值。
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