CN202614902U - 一种dsp芯片功能测试装置 - Google Patents

Abstract

本实用新型公开了一种DSP芯片功能测试装置，其用于检测待测DSP芯片的功能，其包括电路板以及安装在电路板上的DSP芯片插座、FPGA芯片、SDRAM芯片、FLASH芯片、功能合格的DSP芯片以及故障指示灯，DSP芯片插座插接待测DSP芯片，待测DSP芯片的四个链路口分别与功能合格的DSP芯片的四个链路口电性连接，两个DSP芯片均通过地址总线和数据总线与FPGA芯片、SDRAM芯片、FLASH芯片连接，故障指示灯与FPGA芯片连接。本实用新型的优点在于：可以对ADSP-TS201器件自动进行功能测试，从而可以判定器件可不可以正常工作，提早发现有问题的器件，可以缩短产品开发周期、降低成本。

Description

一种DSP芯片功能测试装置

技术领域

本实用新型涉及一种测试装置，尤其是涉及一种DSP芯片功能测试装置，特别是一种适用于ADI公司的DSP芯片ADSP-TS201功能测试装置。

背景技术

数字信号处理器（DSP，Digital Signal Processor）芯片，是专门为快速实现各种数字信号处理算法而设计的，具有特殊结构，进行高速实时处理的专用微处理器。DSP典型的特征是每个处理周期能够处理多条乘加操作，具有实时运算能力和实时的仿真能力和实时的模拟能力，具有很强的通用性、很高的可靠性，因此非常适合用于与数字信号处理有关的各个领域，如军事、无线通信、语音识别、图形/图像、仪器仪表、工业控制、医疗、家用电器等。业内人士甚至断言：DSP将成为未来集成电路领域发展最快的产品。

市场的需求催生了一大批DSP芯片研发、生产、应用企业。例如，DSP芯片的其中一款芯片TS201是一款高性能的静态超标量处理器，其内核工作频率高达600MHz。TS201的静态超标量结构使DSP每周期能够执行多达4条指令，24个16位定点运算和6个浮点运算。DSP结构主要包括双运算块、程序控制器、双整型ALU、数据对齐缓冲器和中断控制器；集成I/O接口，包括14通道的DMA控制器，外部接口，4个链路口，SDRAM控制器，可编程标志引脚；IEEE1149.1兼容的JTAG口，24MBit片内RAM等。TS201的可编程性、高速性、实时性，使得许多通用处理平台都是TS201开发的。

为保证DSP芯片长期可靠的工作，就必须对其进行高效的测试。对于买方来说，对其购买的器件没有任何检测手段，仅根据供货方出具的芯片合格证来判断器件质量，这种方式无法保证器件质量，一旦供货方供给的器件有问题，就会导致产品开发周期延长、成本上升。由于DSP属MCU类芯片，因此对其进行实时测试比较困难。一般通过在大型测试设备上研制适配器并开发测试软件来实现，测试开发时间往往很长，而且需要委托专业测试单位完成，费用也很高。因此，研制一套简易的专用DSP功能测试设备就显得十分必要。

实用新型内容

有鉴于此，为了保证安装在通用处理平台上的TS201功能正常，提供了一种DSP芯片功能测试装置来测试TS201的功能。

本实用新型是这样实现的，一种DSP芯片功能测试装置，其用于检测待测DSP芯片的功能，其包括电路板以及安装在电路板上的DSP芯片插座、FPGA芯片、SDRAM芯片、FLASH芯片、功能合格的DSP芯片以及故障指示灯，DSP芯片插座插接待测DSP芯片，待测DSP芯片的四个链路口分别与功能合格的DSP芯片的四个链路口电性连接，两个DSP芯片均通过地址总线和数据总线与FPGA芯片、SDRAM芯片、FLASH芯片连接，故障指示灯与FPGA芯片连接。

作为上述方案的进一步改进，DSP芯片功能测试装置还包括安装在电路板上的时钟驱动电路模块，时钟驱动电路模块与SDRAM芯片、以及两个DSP芯片均连接。

作为上述方案的进一步改进，DSP芯片功能测试装置还包括安装在电路板上的电源电路模块，电源电路模块与SDRAM芯片、FPGA芯片以及两个DSP芯片均连接。

作为上述方案的进一步改进，两个DSP芯片均通过32位地址总线和64位数据总线与FPGA芯片、SDRAM芯片、FLASH芯片连接。

作为上述方案的进一步改进，时钟驱动电路模块包括时钟晶振、可编程时钟驱动芯片以及时钟管理芯片，时钟晶振连接于时钟管理芯片由时钟晶振对时钟管理芯片提供时钟源，时钟管理芯片连接于可编程时钟驱动芯片由可编程时钟驱动芯片输出四个时钟。

作为上述方案的进一步改进，电源模块连接于SDRAM芯片、FLASH芯片、两个DSP芯片以及可编程时钟驱动芯片以提供电源。

本实用新型的有益效果是此装置可以对ADSP-TS201器件自动进行功能测试，从而可以判定器件可不可以正常工作，提早发现有问题的器件，可以缩短产品开发周期、降低成本。

附图说明

图1是本实用新型较佳实施方式提供的DSP功能测试装置的组成框图。

图2为图1中DSP功能测试装置的时钟驱动电路模块框图。

图3是图1中的电源电路模块框图。

图4是图1中DSP功能测试装置的应用示意图。

主要符号说明：DSP芯片插座1；FPGA芯片2；SDRAM芯片3；FLASH芯片4；功能合格的DSP芯片5；故障指示灯6；时钟晶振10；可编程时钟驱动芯片11；时钟管理芯片12；4个链路口LINK0、LINK1、LINK2、LINK3。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

请参阅图1，其为本实用新型较佳实施方式提供的DSP芯片功能测试装置的组成框图，其用于检测待测DSP芯片的功能。DSP芯片功能测试装置包括电路板（图未示）以及安装在电路板上的DSP芯片插座1、FPGA芯片2、SDRAM芯片3、FLASH芯片4、功能合格的DSP芯片5以及故障指示灯6。DSP芯片插座1插接待测DSP芯片，待测DSP芯片的四个链路口分别与功能合格的DSP芯片5的四个链路口电性连接，两个DSP芯片均通过地址总线和数据总线与FPGA芯片2、SDRAM芯片3、FLASH芯片4连接，故障指示灯6与FPGA芯片2连接。

请结合图2、图3、图4，也就是说2片TS201（DSP芯片中的一款）地址、数据总线共享以及1片SDRAM和1片FLASH的存储资源共享。这种结构建立的是一点到多点的连接方式，因此可以在两个DSP芯片之间、各个DSP芯片与外部存储器之间实现资源共享。2片TS201的地址、数据总线同时接入FPGA芯片2，使得DSP芯片可独立工作，便于验证测试软件的正确性，也可通过FPGA芯片2内部编程任意连接，体现测试装置的通用性和灵活性。

DSP芯片内核主要包括双运算块、程序控制器、双整型ALU、数据对齐缓冲器和中断控制器，按照芯片内核汇编指令集分别使用算数指令、位移指令、存取指令、逻辑指令、I/O指令等对DSP测试，在此过程中，DSP内核各个资源、内部存储器单元、各总线都会被反复访问，因此能够比较有效地检验其内核资源。

2片DSP芯片的4个链路口LINK0、LINK1、LINK2、LINK3直接相连，形成点对点通信。每个链路口传输率在软件上是可控的，只需配置相应的寄存器位，就可以使链路口时钟配置为1/1.5核时钟、1/2核时钟、1/3核时钟、1/4核时钟和1/8核时钟。待测DSP芯片产生测试数据通过链路口向功能合格的DSP芯片5发送，然后功能合格的DSP芯片5把收到的测试数据转发给待测DSP芯片，最后待测DSP芯片把收到的数据和发送数据进行比较检验来验证链路口传输正确与否，并根据比较结果驱动故障指示灯6。若链路口传输正确，则故障指示灯6慢闪，否则故障指示灯6快闪，这样就可以根据故障指示灯6的闪烁速度来实时监测链路口传输的正确性。

FPGA芯片2内部有1Mbit的存储空间，和两个DSP芯片紧耦合方式连接，所以DSP芯片可以访问FPGA芯片2内部存储空间。通过在FPGA芯片2内部作些逻辑，可使得DSP芯片通过DMA方式访问FPGA芯片2内部存储空间，从而可以待测DSP芯片可通过DMA方式访问外部的I/O，也可通过普通的读写方式对外部的I/O进行访问。

DSP芯片为实现与SDRAM芯片3的连接提供了专用的接口控制器和寻址空间，以访问SDRAM芯片3，其寻址范围是0x40000000-0x74000000。SDRAM芯片3的地址、数据引脚与待测DSP芯片的引脚直接相连，SDRAM芯片3的片选由FPGA芯片2来控制，其它的控制信号引脚直接与待测DSP芯片的相应引脚相连，时钟信号经由FPGA芯片2处理，然后经由时钟驱动电路模块输出。通过设置DSP芯片的系统控制寄存器SYSCON和SDRAM控制寄存器SDRCON，DSP芯片可以DMA方式读写SDRAM。待测DSP产生测试数据并写入首地址为0x40000000的地址空间，然后从相同地址空间读出数据和发送缓冲数据进行比较，并根据比较结果驱动故障指示灯6来实时检测输出结果的正确性。若待测DSP芯片读写正确，则故障指示灯6慢闪，否则故障指示灯6快闪。

由于ADSP-TS201芯片内没有提供ROM，不能将应用程序和数据直接固化在DSP芯片内部，需要将程序存放在外部存储器，系统上电或复位后，处理器通过不同的端口和加载方式将程序调入处理器内部后运行。ADSP-TS201芯片处理器提供FLASH接口作为处理器程序加载接口，FLASH芯片4的地址、数据引脚和DSP芯片的地址、数据引脚直接相连。FLASH芯片4的片选由FPGA芯片2来控制，其它的控制信号直接与DSP芯片相连。由DSP芯片将测试程序烧写到FLASH芯片4，在系统上电或者复位时，ADSP-TS201芯片从FLASH芯片4进行程序引导，将程序调入到处理器内部后自动测试DSP芯片主要功能。

本实用新型的全局时钟框图如图2所示。全局时钟模块（即时钟驱动电路模块）采用时钟晶振10和可编程时钟驱动芯片（EP²S30）11组合的方法，时钟晶振10连接于时钟管理芯片12由时钟晶振10对时钟管理芯片12提供时钟源，时钟管理芯片12连接于可编程时钟驱动芯片11由可编程时钟驱动芯片11输出四个时钟。也就是说，时钟驱动电路模块给2片DSP芯片、FPGA芯片2和SDRAM芯片3提供同源时钟。在多处理器系统内，都要求采用同频同相的时钟，而且时钟信号要具有较小的失真，这样，两个DSP芯片之间，DSP芯片与FPGA芯片2和SDRAM芯片3外部设备之间才能进行有效的同步通信。TS201芯片工作频率高达600MHz，对时钟参数核抖动的要求很高，TS201芯片数据手册要求输入时钟抖动小于100ps，必须选择合适的时钟驱动器，才能保证整个系统有稳定的时钟源。否则，高频时钟的抖动会引起内部时钟周期不稳，使DSP芯片运行不可靠或者出错，影响TS201芯片测试结果。本实例采用60M晶振提供时钟源，由专用时钟驱动芯片IDT74FCT3807输出4个时钟。该芯片内部嵌入锁相环，在配套的软件PAC-Designer中可以方便的设置时钟的分频，倍频，使能，相位，能有效控制整个系统的基准时钟和各个芯片的时钟同步性。

本实用新型的电源电路模块组成框图如图3所示。TS201芯片需要供给的电源有：2.5V，用于外部I/O供电，由电源芯片MIC37501-2.5BR提供；1.15V，用于DSP内核供电，由电源芯片ATH010A0X3-SR提供；1.5V，用于DRAM供电，由电源芯片MIC37501-1.5BR提供。FPGA需要供给的电源有：3.3V，用于I/O供电，由外部直流电源供给；2.5V，用于LVDS供电，由电源芯片MIC37501-2.5BR提供；1.15V，用于FPGA芯片2内核供电，由电源芯片ATH010A0X3-SR提供。在DC-DC电源芯片中，能同时提供多电源输出的芯片比较少，因此，采用将I/O电源、核电源和DRAM电源分开独立供给的方案，只要满足供电顺序即可，保证了高质量电源性能。

综上所述，本实用新型的有益效果是此装置可以对ADSP-TS201器件自动进行功能测试，从而可以判定器件可不可以正常工作，提早发现有问题的器件，可以缩短产品开发周期、降低成本。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种DSP芯片功能测试装置，其用于检测待测DSP芯片的功能，其特征在于，其包括电路板以及安装在电路板上的DSP芯片插座、FPGA芯片、SDRAM芯片、FLASH芯片、功能合格的DSP芯片以及故障指示灯，DSP芯片插座插接待测DSP芯片，待测DSP芯片的四个链路口分别与功能合格的DSP芯片的四个链路口电性连接，两个DSP芯片均通过地址总线和数据总线与FPGA芯片、SDRAM芯片、FLASH芯片连接，故障指示灯与FPGA芯片连接。

2.如权利要求1所述的一种DSP芯片功能测试装置，其特征在于，DSP芯片功能测试装置还包括安装在电路板上的时钟驱动电路模块，时钟驱动电路模块与SDRAM芯片、以及两个DSP芯片均连接。

3.如权利要求1或2所述的一种DSP芯片功能测试装置，其特征在于，DSP芯片功能测试装置还包括安装在电路板上的电源电路模块，电源电路模块与SDRAM芯片、FPGA芯片以及两个DSP芯片均连接。

4.如权利要求3所述的一种DSP芯片功能测试装置，其特征在于，两个DSP芯片均通过32位地址总线和64位数据总线与FPGA芯片、SDRAM芯片、FLASH芯片连接。

5.如权利要求3所述的一种DSP芯片功能测试装置，其特征在于，时钟驱动电路模块包括时钟晶振、可编程时钟驱动芯片以及时钟管理芯片，时钟晶振连接于时钟管理芯片由时钟晶振对时钟管理芯片提供时钟源，时钟管理芯片连接于可编程时钟驱动芯片由可编程时钟驱动芯片输出四个时钟。

6.如权利要求5所述的一种DSP芯片功能测试装置，其特征在于，电源模块连接于SDRAM芯片、FLASH芯片、两个DSP芯片以及可编程时钟驱动芯片以提供电源。

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