CN106130711B - 基于pac控制器的ieee1588对时方法及装置 - Google Patents

基于pac控制器的ieee1588对时方法及装置 Download PDF

Info

Publication number
CN106130711B
CN106130711B CN201610763391.1A CN201610763391A CN106130711B CN 106130711 B CN106130711 B CN 106130711B CN 201610763391 A CN201610763391 A CN 201610763391A CN 106130711 B CN106130711 B CN 106130711B
Authority
CN
China
Prior art keywords
module
clock
ieee1588
synchronization
clock synchronization
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610763391.1A
Other languages
English (en)
Other versions
CN106130711A (zh
Inventor
王瑞清
乐绪鑫
孙杰
刘荆飞
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Three Gorges Nengshida Electric Co ltd
Original Assignee
Three Gorges Nengshida Electric Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Three Gorges Nengshida Electric Co ltd filed Critical Three Gorges Nengshida Electric Co ltd
Priority to CN201610763391.1A priority Critical patent/CN106130711B/zh
Publication of CN106130711A publication Critical patent/CN106130711A/zh
Application granted granted Critical
Publication of CN106130711B publication Critical patent/CN106130711B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0638—Clock or time synchronisation among nodes; Internode synchronisation
    • H04J3/0644—External master-clock
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04J—MULTIPLEX COMMUNICATION
    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0682—Clock or time synchronisation in a network by delay compensation, e.g. by compensation of propagation delay or variations thereof, by ranging

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Small-Scale Networks (AREA)

Abstract

一种基于PAC控制器的IEEE1588对时方法及装置，包括以下步骤，时钟同步模块与IEEE1588时钟源同步，CPU模块读取时钟偏差值，CPU模块时钟校正，PAC控制器和IEEE1588时钟源通过网线进行连接，电源模块、CPU模块、功能模块一、功能模块二和时钟同步模块通过底板总线进行连接，所述CPU模块用于与时钟同步模块进行通信并输出控制指令，所述时钟同步模块用于完成与IEEE1588时钟源的时钟同步，本发明的技术效果：结构简单，使用方便，充分利用PAC控制器中的高性能硬件，实现IEEE1588的精确对时，不需要额外增加硬件，节约硬件成本。

Description

基于PAC控制器的IEEE1588对时方法及装置
技术领域
本发明涉及一种IEEE1588对时装置，具体是基于PAC控制器的IEEE1588对时方法及装置。
背景技术
IEEE1588对时是指利用《网络测量和控制系统的精密时钟同步协议标准》实现网络方式的对时，用来解决在以太网的定时同步能力不足的问题，目前在工业领域有广泛的应用。
PAC控制器具备了PC 的开放性、高性能 CPU 、高容量的内存和软件的强大效能，并具有 PLC 的可靠性、强固性和分散特性。 PAC 采用现有的商业计算机技术，所以具有更优异的效能，并具有可伸缩性。透过商业化大量生产的平台，所以易于维护和具有较低的发生故障时间等特性。
实现IEEE1588 对时的方法有很多，其中使用硬件实现高精度 IEEE1588对时的方法比较普及，但是市面上暂时未发现利用PAC控制器优异的性能进行IEEE1588 对时的装置出现。
发明内容
本发明根据现有技术的不足提供一种基于PAC控制器的IEEE1588对时方法及装置，基于PAC控制器设计，实现高精度的时钟同步。
本发明的技术方案：
一种基于PAC控制器的IEEE1588对时方法，包括以下步骤，
时钟同步模块与IEEE1588时钟源同步：
IEEE1588时钟源周期性地向PAC控制器ACS200从时钟广播Sync同步报文，当时钟同步模块接收到CPU模块的时钟同步请求后，时钟同步模块对IEEE1588时钟源发送的报文进行处理，时钟同步模块截取IEEE1588时钟源的报文出口时间戳t1，时钟同步模块截取时钟同步模块接收报文的入口时间戳t2，报文从IEEE1588时钟源到时钟同步模块的网络传输延时为D，根据 IEEE1588时钟同步原理可得，时钟同步模块与IEEE1588时钟源的时钟偏差为 tΔ=t2-t1-D；
CPU模块读取时钟偏差值：
时钟同步模块与CPU模块是通过底板总线进行数据交换的，底板总线采用串行的通讯方式，即数据按一帧一帧传输的，数据传输存在一定的延时，当数据帧长度固定，底板总线传输速率固定时，数据传输延时tDelay是一个定值，即CPU模块与IEEE1588时钟源的时钟偏差为T=tΔ+tDelay；
CPU模块时钟校正：
CPU模块主要由ARM模块和FPGA模块组成，CPU模块读取的时钟偏差值首先在FPGA模块中处理，将本地时钟做校正，实现时钟同步，此后，FPGA模块以该时钟为基准进行计时，FPGA程序是并行运行的，可以同时处理不同任务，因此时钟计时的任务不会受到其他任务的影响而产生不确定的时间延时，ACS200的FPGA模块主频为50MHz，即时钟周期为20ns，校正后的时钟以20ns的精度开始计时，当ARM模块需要获得时钟时可随时从FPGA模块中读取当前的时钟，进而实现高精度的时钟同步，基于PAC控制器的IEEE1588对时。
所述时钟同步模块包括STM32F407VGT6微型处理器以及PHY芯片DP83640，时钟同步模块对IEEE1588时钟源发送的报文进行处理具体包括PTP报文由DP83640传递到CPU模块后，首先通过MAC层，在此层，PTP时间戳驱动程序记录PTP报文的时间戳，然后报文通过TCP／IP协议栈传递给应用层PTP报文处理程序，报文处理程序对报文进行分析处理并提取相关信息后，调用本地时钟调节程序对本地时钟进行校正，如果接收到Announce报文，则调用最佳主时钟算法程序，重新计算本地PTP时钟状态。
一种基于PAC控制器的IEEE1588对时装置，包括PAC控制器和IEEE1588时钟源，实现如上所述的方法，所述PAC控制器和IEEE1588时钟源通过网线进行连接，所述PAC控制器包括电源模块、CPU模块、功能模块一、功能模块二和时钟同步模块，电源模块、CPU模块、功能模块一、功能模块二和时钟同步模块通过底板总线进行连接，所述电源模块用于给CPU模块、功能模块一、功能模块二和时钟同步模块提供工作电压，所述CPU模块用于与时钟同步模块进行通信并输出控制指令，所述功能模块一、功能模块二用于实现PAC控制器的相应功能，所述时钟同步模块用于完成与IEEE1588时钟源的时钟同步。
所述时钟同步模块包括STM32F407VGT6微型处理器以及PHY芯片，STM32F407VGT6微型处理器支持IEEE1588协议，具有在MAC层的MII入口记录时间戳的功能，PHY芯片为德州仪器的DP83640芯片，STM32F407VGT6处理器通过MII接口与以太网PDP83640芯片连接。
所述CPU模块包括ARM模块、FPGA模块和RAM模块，ARM模块主要负责读取实时时标，FPGA模块负责与时钟同步模块通信并完成基板延时计算和守时功能，RAM模块用于存放实时时标。
CPU模块与时钟同步模块的通信周期为0.1ms，且CPU模块内部具备5ns步长的时钟更新频率，能够在不损失时间精度的前提下，完成CPU的守时功能。
本发明的技术效果：结构简单，使用方便，充分利用PAC控制器中的高性能硬件，实现IEEE1588的精确对时，不需要额外增加硬件，节约硬件成本。
附图说明
图1是本发明的整体结构示意图；
图2是本发明时钟同步模块结构示意图；
图3是IEEE1588对时示意图；
图4是本发明的对时方法流程图。
图中标号分别表示：1— PAC控制器，2—IEEE1588时钟源，3—网线，10—电源模块，11—CPU模块，12—功能模块一，13—功能模块二，14—时钟同步模块，15—底板总线，16—STM32F407VGT6微型处理器，17—PHY芯片。
具体实施方式
下面结合附图对本发明进一步说明：
如图1所示，一种基于PAC控制器的IEEE1588对时装置，包括PAC控制器1和IEEE1588时钟源2，所述PAC控制器1和IEEE1588时钟源2通过网线3进行连接，所述PAC控制器1包括电源模块10、CPU模块11、功能模块一12、功能模块二13和时钟同步模块14，电源模块10、CPU模块11、功能模块一12、功能模块二13和时钟同步模块14通过底板总线15进行连接，所述电源模块10用于给CPU模块11、功能模块一12、功能模块二13和时钟同步模块14提供工作电压，所述CPU模块11用于与时钟同步模块14进行通信并输出控制指令，所述功能模块一12、功能模块二13用于实现PAC控制器1的相应功能，所述时钟同步模块14用于完成与IEEE1588时钟源2的时钟同步。
如图2所示，时钟同步模块14包括STM32F407VGT6微型处理器16以及PHY芯片17，STM32F407VGT6微型处理器16支持IEEE1588协议，具有在MAC层的MII入口记录时间戳的功能，PHY芯片17为德州仪器的DP83640芯片。
CPU模块包括ARM模块、FPGA模块和RAM模块，ARM模块主要负责读取实时时标，FPGA模块负责与时钟同步模块通信并完成基板延时计算和守时功能，RAM模块用于存放实时时标。
CPU模块11与时钟同步模块14的通信周期为0.1ms，且CPU模块11内部具备5ns步长的时钟更新频率，能够在不损失时间精度的前提下，完成CPU的守时功能。
STM32F407VGT6微型处理器同时具有调节本地PTP时钟频率的功能；DP83640PHY芯片除了具备一般PHY芯片的功能外，还具有支持IEEE1588v2协议的一系列功能，DP83640芯片可以在MII接口处记录PTP报文时间戳，并将时间戳储存在芯片的时间戳寄存器中。
STM32F407VGT6处理器通过MII接口与以太网PHY芯片DP83640连接，PTP报文由DP83640芯片传递到CPU后，首先通过MAC层，在此层，PTP时间戳驱动程序记录PTP报文的时间戳，然后报文通过TCP／IP协议栈传递给应用层PTP报文处理程序，报文处理程序对报文进行分析处理并提取相关信息后，调用本地时钟调节程序对本地时钟进行校正，如果接收到Announce报文，则调用最佳主时钟算法程序，重新计算本地PTP时钟状态。
如图3所示，一种基于PAC控制器的IEEE1588对时方法，包括以下步骤，
时钟同步模块与IEEE1588时钟源同步：
IEEE1588时钟源周期性地向ACS200从时钟广播Sync同步报文，当时钟同步模块接收到CPU模块的时钟同步请求后，时钟同步模块对IEEE1588时钟源发送的报文进行处理，时钟同步模块截取IEEE1588时钟源的报文出口时间戳t1，时钟同步模块截取时钟同步模块接收报文的入口时间戳t2，报文从IEEE1588时钟源到时钟同步模块的网络传输延时为D，根据IEEE1588时钟同步原理可得，时钟同步模块与IEEE1588时钟源的时钟偏差为tΔ=t2-t1-D；
CPU模块读取时钟偏差值：
时钟同步模块与CPU模块是通过底板总线进行数据交换的，底板总线采用串行的通讯方式，即数据按一帧一帧传输的，数据传输存在一定的延时，当数据帧长度固定，底板总线传输速率固定时，数据传输延时tDelay是一个定值，即CPU模块与IEEE1588时钟源的时钟偏差为T=tΔ+tDelay；
CPU模块时钟校正：
CPU模块主要由ARM模块和FPGA模块组成，CPU模块读取的时钟偏差值首先在FPGA模块中处理，将本地时钟做校正，实现时钟同步，此后，FPGA模块以该时钟为基准进行计时，FPGA程序是并行运行的，可以同时处理不同任务，因此时钟计时的任务不会受到其他任务的影响而产生不确定的时间延时，ACS200的FPGA模块主频为50MHz，即时钟周期为20ns，校正后的时钟以20ns的精度开始计时，当ARM模块需要获得时钟时可随时从FPGA模块中读取当前的时钟，进而实现高精度的时钟同步，基于PAC控制器的IEEE1588对时。
所述时钟同步模块包括STM32F407VGT6微型处理器以及PHY芯片DP83640，时钟同步模块对IEEE1588时钟源发送的报文进行处理具体包括PTP报文由DP83640传递到CPU模块后，首先通过MAC层，在此层，PTP时间戳驱动程序记录PTP报文的时间戳，然后报文通过TCP／IP协议栈传递给应用层PTP报文处理程序，报文处理程序对报文进行分析处理并提取相关信息后，调用本地时钟调节程序对本地时钟进行校正，如果接收到Announce报文，则调用最佳主时钟算法程序，重新计算本地PTP时钟状态。
本发明的基于PAC控制器的IEEE1588对时方法及装置，结构简单，使用方便，充分利用PAC控制器中的高性能硬件，实现IEEE1588的精确对时，不需要额外增加硬件，节约硬件成本。

Claims (6)

1.一种基于PAC控制器的IEEE1588对时方法，其特征在于：包括以下步骤，
时钟同步模块与IEEE1588时钟源同步：
IEEE1588时钟源周期性地向PAC控制器ACS200从时钟广播Sync同步报文，当时钟同步模块接收到CPU模块的时钟同步请求后，时钟同步模块对IEEE1588时钟源发送的报文进行处理，时钟同步模块截取IEEE1588时钟源的报文出口时间戳t1，时钟同步模块截取时钟同步模块接收报文的入口时间戳t2，报文从IEEE1588时钟源到时钟同步模块的网络传输延时为D，根据 IEEE1588时钟同步原理可得，时钟同步模块与IEEE1588时钟源的时钟偏差为 tΔ=t2-t1-D；
CPU模块读取时钟偏差值：
时钟同步模块与CPU模块是通过底板总线进行数据交换的，底板总线采用串行的通讯方式，即数据按一帧一帧传输的，数据传输存在一定的延时，当数据帧长度固定，底板总线传输速率固定时，数据传输延时tDelay是一个定值，即CPU模块与IEEE1588时钟源的时钟偏差为T=tΔ+tDelay；
CPU模块时钟校正：
CPU模块主要由ARM模块和FPGA模块组成，CPU模块读取的时钟偏差值首先在FPGA模块中处理，将本地时钟做校正，实现时钟同步，此后，FPGA模块以该时钟为基准进行计时，FPGA程序是并行运行的，可以同时处理不同任务，因此时钟计时的任务不会受到其他任务的影响而产生不确定的时间延时，ACS200的FPGA模块主频为50MHz，即时钟周期为20ns，校正后的时钟以20ns的精度开始计时，当ARM模块需要获得时钟时可随时从FPGA模块中读取当前的时钟，进而实现高精度的时钟同步，完成基于PAC控制器的IEEE1588对时。
2.根据权利要求1所述的一种基于PAC控制器的IEEE1588对时方法，其特征在于：
所述时钟同步模块包括STM32F407VGT6微型处理器以及PHY芯片DP83640，时钟同步模块对IEEE1588时钟源发送的报文进行处理具体包括PTP报文由DP83640传递到CPU模块后，首先通过MAC层，在此层，PTP时间戳驱动程序记录PTP报文的时间戳，然后报文通过TCP／IP协议栈传递给应用层PTP报文处理程序，报文处理程序对报文进行分析处理并提取相关信息后，调用本地时钟调节程序对本地时钟进行校正，如果接收到Announce报文，则调用最佳主时钟算法程序，重新计算本地PTP时钟状态。
3.一种基于PAC控制器的IEEE1588对时装置，包括PAC控制器和IEEE1588时钟源，实现如权利要求1或2所述的方法，其特征在于：所述PAC控制器和IEEE1588时钟源通过网线进行连接，所述PAC控制器包括电源模块、CPU模块、功能模块一、功能模块二和时钟同步模块，电源模块、CPU模块、功能模块一、功能模块二和时钟同步模块通过底板总线进行连接，所述电源模块用于给CPU模块、功能模块一、功能模块二和时钟同步模块提供工作电压，所述CPU模块用于与时钟同步模块进行通信并输出控制指令，所述功能模块一、功能模块二用于实现PAC控制器的相应功能，所述时钟同步模块用于完成与IEEE1588时钟源的时钟同步。
4.根据权利要求3所述的基于PAC控制器的IEEE1588对时装置，其特征在于：所述时钟同步模块包括STM32F407VGT6微型处理器以及PHY芯片，STM32F407VGT6微型处理器支持IEEE1588协议，具有在MAC层的MII入口记录时间戳的功能，PHY芯片为德州仪器的DP83640芯片，STM32F407VGT6处理器通过MII接口与以太网PDP83640芯片连接。
5.根据权利要求3所述的基于PAC控制器的IEEE1588对时装置，其特征在于：所述CPU模块包括ARM模块、FPGA模块和RAM模块，ARM模块主要负责读取实时时标，FPGA模块负责与时钟同步模块通信并完成基板延时计算和守时功能，RAM模块用于存放实时时标。
6.根据权利要求3所述的基于PAC控制器的IEEE1588对时装置，其特征在于：CPU模块与时钟同步模块的通信周期为0.1ms，且CPU模块内部具备5ns步长的时钟更新频率，能够在不损失时间精度的前提下，完成CPU的守时功能。
CN201610763391.1A 2016-08-30 2016-08-30 基于pac控制器的ieee1588对时方法及装置 Active CN106130711B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610763391.1A CN106130711B (zh) 2016-08-30 2016-08-30 基于pac控制器的ieee1588对时方法及装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610763391.1A CN106130711B (zh) 2016-08-30 2016-08-30 基于pac控制器的ieee1588对时方法及装置

Publications (2)

Publication Number Publication Date
CN106130711A CN106130711A (zh) 2016-11-16
CN106130711B true CN106130711B (zh) 2022-10-28

Family

ID=57272310

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610763391.1A Active CN106130711B (zh) 2016-08-30 2016-08-30 基于pac控制器的ieee1588对时方法及装置

Country Status (1)

Country Link
CN (1) CN106130711B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110492965B (zh) * 2019-09-05 2021-05-28 南京南瑞继保电气有限公司 一种主从系统内串行报文对时的方法和装置
CN111510235A (zh) * 2020-03-13 2020-08-07 浙江华创视讯科技有限公司 音频时钟同步方法、设备、系统、计算机设备和存储介质
CN114301561A (zh) * 2021-11-30 2022-04-08 国网辽宁省电力有限公司葫芦岛供电公司 改进ieee1588协议的时钟同步装置及方法和时钟伺服系统及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789627A (zh) * 2010-01-06 2010-07-28 江苏方天电力技术有限公司 高精度以太网对时装置
CN101977104A (zh) * 2010-11-13 2011-02-16 上海交通大学 基于ieee1588精确时钟同步协议系统及其同步方法
CN202614902U (zh) * 2012-06-05 2012-12-19 中国电子科技集团公司第三十八研究所 一种dsp芯片功能测试装置
CN104836630A (zh) * 2015-05-21 2015-08-12 大连理工大学 Ieee1588时钟同步系统及其实现方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7617409B2 (en) * 2006-05-01 2009-11-10 Arm Limited System for checking clock-signal correspondence

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101789627A (zh) * 2010-01-06 2010-07-28 江苏方天电力技术有限公司 高精度以太网对时装置
CN101977104A (zh) * 2010-11-13 2011-02-16 上海交通大学 基于ieee1588精确时钟同步协议系统及其同步方法
CN202614902U (zh) * 2012-06-05 2012-12-19 中国电子科技集团公司第三十八研究所 一种dsp芯片功能测试装置
CN104836630A (zh) * 2015-05-21 2015-08-12 大连理工大学 Ieee1588时钟同步系统及其实现方法

Also Published As

Publication number Publication date
CN106130711A (zh) 2016-11-16

Similar Documents

Publication Publication Date Title
CN105024777B (zh) 基于EtherCAT实时以太网的伺服驱动器同步方法
CN110492965B (zh) 一种主从系统内串行报文对时的方法和装置
US20200153527A1 (en) Sensing system and time synchronization method
CN106130711B (zh) 基于pac控制器的ieee1588对时方法及装置
US20110035511A1 (en) Remote Hardware Timestamp-Based Clock Synchronization
CN104378193A (zh) 时间同步系统及方法、交换机、嵌入式接口板
US20220413474A1 (en) Control system
EP2365651A2 (en) System and method for providing time synchronization
CN101330342B (zh) 一种用端口镜像实现时间同步协议的方法及其装置
CN107947888B (zh) 一种基于网络通信的任务级同步方法
CN114629586B (zh) 一种网口ptp授时功能扩展装置及扩展方法
CN114205045B (zh) 一种tte网络时钟校准方法及系统
CN104184534A (zh) 精确ieee1588协议的透明时钟路径延迟的方法
CN102916758B (zh) 以太网时间同步装置和网络设备
CN102638339B (zh) 一种用于实现精确时间同步的方法和装置
CN107181553B (zh) 一种伺服驱动器内部进行精确时间同步的方法
US11757614B2 (en) Accurate timestamp correction
TWI599863B (zh) Time synchronization device, time synchronization system and time synchronization method
CN108683470B (zh) 一种获取和更新透明时钟的电路及方法
CN102983959B (zh) 在多个mac中实现ptp一步模式和两步模式的方法及装置
CN214480655U (zh) 一种兼容可定义确定性通信以太网的嵌入式设备
Wei et al. An enhanced ieee1588 clock synchronization for link delays based on a system-on-chip platform
CN205921599U (zh) 基于pac控制器的ieee1588对时装置
CN104901844A (zh) 基于pcie的高精度时间戳获取方法、装置及网卡
CN111865467A (zh) 用于时延测试的分布式机箱板卡间时钟同步系统及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant