CN111930393A - 一种用于星载软件的在轨编程系统、方法及电路 - Google Patents
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Abstract
本发明公开了一种用于星载软件的在轨编程系统、方法及电路，所述方法包括：若DSP处理器功能发生异常或需要升级完善，则进行DSP程序在轨编程步骤，若FPGA处理器功能发生异常或需要升级完善，则进行FPGA程序在轨编程步骤；DSP程序在轨编程步骤：地面将DSP程序目标代码上注至在轨主控计算机，主控计算机将目标代码发送至FPGA，FPGA再将目标代码写入DSP程序存储模块；FPGA在轨编程步骤：地面将FPGA程序目标代码上注至在轨主控计算机，主控计算机将目标代码发送给ASIC芯片，ASIC芯片再将目标代码写入FPGA程序存储模块；本方案可以同时实现FPGA软件和DSP软件的在轨编程，另外，当DSP处理器功能和/或FPGA处理器功能发生异常或需要升级完善时，可以及时对其运行程序进行修复或升级。
Description
技术领域
本发明涉及星载雷达信号处理机的硬件电路设计和软件编程领域，具体涉及一种用于星载软件的在轨编程系统、方法及电路。
背景技术
宇宙空间电磁环境复杂、恶劣，在空间高能粒子撞击、宇宙射线辐照等条件下FLASH存储器(闪存)和EEPROM存储器(带电可擦可编程只读存储器)可能会出现单粒子翻转的情况，造成程序功能错误或在轨编程失败，导致卫星任务失败。针对此种情况，提出了在轨编程技术。
星载软件在轨编程是一种通过地面上注的方式将编译后的软件目标代码上传到星载主控计算机等设备，在轨修改软件缺陷或者升级软件功能。
现有专利或文献中的DSP(数字信号处理)软件在轨编程是由DSP处理器自身读写配置存储器实现的，而根据工程实践经验和芯片抗辐照指标可知DSP处理器更容易受到空间辐照的影响，当DSP功能异常时传统的DSP在轨编程功能也失效了，因此传统的DSP在轨编程实现方案只能保证在DSP程序正常运行时对DSP程序进行功能升级，而无法实现DSP程序遭到破坏时对其进行修复。
发明内容
本发明的目的在于提供一种用于星载软件的在轨编程系统、方法及电路，以克服现有技术中所存在的问题。
为了达到上述目的，本发明采用的技术方案如下：
一种用于星载软件的在轨编程系统，包括：
DSP处理模块，用于执行DSP程序；
第一存储模块，用于存储DSP程序；
FPGA处理模块，用于执行FPGA程序，包括对DSP程序在轨编程；
第二存储模块，用于存储FPGA程序；
ASIC在轨编程模块(Application Specific Integrated Circuit)，用于将FPGA程序目标代码写入第二存储模块或提取第二存储模块中的FPGA程序目标代码并将其在轨编程至FPGA在轨编程模块中；
若所述DSP处理模块发生异常或需要功能升级，则进行DSP程序在轨编程步骤，若所述FPGA处理模块发生异常或需要功能升级，则进行FPGA程序在轨编程步骤；
其中，FPGA处理模块和ASIC在轨编程模块均与主控计算机连接，第一存储模块和DSP处理模块与FPGA处理模块连接，第二存储模块与ASIC在轨编程模块连接。
本发明重点在于如何设计硬件电路和在轨编程方案，当地面人员发现功能异常后，能够采用在轨编程的方法解决上述问题。因为卫星发上天后无法直接对其进行维修，只能通过地面上注的方式对处理器程序进行在轨编程，使损坏的程序恢复正常或对程序功能进行升级完善。
进一步地，第二存储模块和第三存储模块均与ASIC在轨编程模块连接，第二存储模块存储至少一个FPGA程序，第三存储模块存储至少一个FPGA程序。
进一步地，第二存储模块中存储的FPGA程序可以在轨更改，第三存储模块中存储的FPGA程序无法在轨更改。
另一方面，本申请还提供了一种用于星载软件的在轨编程方法，包括：
若DSP功能发生异常，则进行DSP程序在轨编程步骤，若FPGA功能发生异常，则进行FPGA程序在轨编程步骤；若DSP功能和FPGA功能均发生异常，则先进行FPGA程序的在轨编程，使FPGA功能恢复正常，再进行DSP程序的在轨编程。
相对于现有专利和文献中的的单个星载DSP软件在轨编程，本方案可以同时实现FPGA软件和DSP软件的在轨编程，另外，当DSP处理器和/或FPGA处理器功能发生异常或需要升级完善时，可以及时对其运行程序进行修复或升级。
本申请中DSP处理器配置的第一存储器挂载在FPGA处理器下，FPGA相对于DSP具有更高的可靠性和抗辐照指标，因此只要FPGA功能正常即可实现DSP软件的任意编程。
另一方面，本申请还提供了一种用于星载软件的电路，包括DSP处理器、FPGA处理器、ASIC电路、EEPROM存储器、FLASH存储器、PROM存储器(挂载在所述ASIC电路上，PROM存储器中存储有至少一个无法在轨更改的FPGA程序，作为安全备份)、第一二选一数据选择器、第二二选一数据选择器，EEPROM存储器挂载在FPGA处理器上，ASIC电路和DSP处理器均与FPGA处理器连接，FLASH存储器和PROM存储器均挂载在ASIC电路上，第一二选一数据选择器和第二二选一数据选择器均与FPGA处理器连接，第一二选一数据选择器和第二二选一数据选择器均与ASIC电路连接；其中，
DSP处理器，用于执行DSP程序；
FPGA处理器，用于执行FPGA程序，用于提取EEPROM存储器中存储的DSP程序，用于将接收的DSP程序在轨编程至EEPROM存储器或DSP处理器中；
ASIC电路，用于将FPGA程序目标代码写入第二存储模块或提取第二存储模块中的FPGA程序目标代码并将其在轨编程至FPGA在轨编程模块中；
第一和第二二选一选择器根据主控计算机的指令或者FPGA程序状态决定主控计算机与FPGA通信还是和ASIC电路通信。
与现有技术相比，本发明至少具有以下优点之一：
本申请中DSP处理器配置的第一存储器挂载在FPGA处理器下，FPGA处理器相对于DSP处理器具有更高的可靠性和抗辐照指标，因此只要FPGA处理器功能正常即可实现DSP软件的任意编程；FPGA软件即使因为空间辐照而遭到破坏，本专利方案依然可以通过ASIC电路对FPGA软件进行在轨编程，使FPGA软件功能恢复正常。因此只要本方案中的硬件电路未遭到破坏，在FPGA软件和DSP软件全都遭到破坏的情况下依然可以通过在轨编程恢复或升级功能，大大提高了星载数字信号处理机的可靠性和生命周期。其能有效地避免因为软件缺陷、单粒子翻转等造成的卫星载荷任务失败的问题。同时因为编程功能的极大灵活性，可以对软件功能进行升级改造，进而有效延长卫星载荷的生命周期，节省成本。
附图说明
图1是本发明一实施例提供的一种用于星载软件的在轨编程方法的流程图；
图2是本发明一实施例提供的一种用于星载软件的在轨编程系统的结构框图；
图3是本发明一实施例提供的一种用于星载软件的在轨编程电路的结构示意图。
具体实施方式
以下结合附图1～3和具体实施方式对本发明作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附图采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施方式的目的。为了使本发明的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容能涵盖的范围内。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者现场设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者现场设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者现场设备中还存在另外的相同要素。
请参阅图1所示，本实施例提供的一种用于星载软件的在轨编程方法，包括：
若DSP功能发生异常，则进行DSP程序在轨编程步骤，若FPGA功能发生异常，则进行FPGA程序在轨编程步骤；若DSP功能和FPGA功能均发生异常，则先进行FPGA程序在轨编程步骤，再进行DSP程序在轨编程步骤。
DSP程序在轨编程步骤：地面将DSP程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送至FPGA，FPGA再将目标代码写入DSP程序存储模块，即所述的第一存储模块，完成DSP程序的在轨编程。
所述方法包括：判断步骤：若DSP处理器功能发生异常或需要升级完善，则进行DSP程序在轨编程步骤，若FPGA处理器功能发生异常或需要升级完善，则进行FPGA程序在轨编程步骤；若DSP处理器功能和FPGA处理器功能均发生异常，则先通过ASIC电路对FPGA程序在轨编程，使FPGA功能恢复正常，再通过FPGA对DSP程序进行在轨编程，使之恢复正常；DSP程序在轨编程步骤：地面将DSP程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送至FPGA，FPGA再将目标代码写入DSP程序存储模块，完成DSP程序的在轨编程；FPGA程序在轨编程步骤：地面将FPGA程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送给ASIC芯片，ASIC芯片再将目标代码写入FPGA的程序存储模块，完成FPGA程序的在轨编程；相对于现有的单个星载DSP软件在轨编程，本方案可以同时实现FPGA软件和DSP软件的在轨编程，另外，当DSP处理器功能和/或FPGA处理器功能发生异常或需要升级完善时，可以及时对其运行程序进行修复或升级。
FPGA程序在轨编程步骤：地面将FPGA程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送给ASIC芯片，ASIC芯片再将目标代码写入FPGA的程序存储模块，即所述的第二存储模块，完成FPGA程序的在轨编程。
相对于现有的单个星载DSP软件在轨编程，本方案可以同时实现FPGA软件和DSP软件的在轨编程，另外，当DSP处理器和/或FPGA处理器功能发生异常或需要升级完善时，可以及时对其运行程序进行修复或升级。
本实施例中，所述DSP程序在轨编程步骤具体包括：
第一存储模块和DSP处理器均挂载在FPGA处理器上，第一存储模块用于存储DSP程序，FPGA将地面上注的DSP目标代码写入第一存储模块，DSP处理器用于运行DSP程序，第一存储器优选地为EEPROM。
本实施例中，所述FPGA程序在轨编程步骤具体包括：
S100、当FPGA功能发生异常，则地面将FPGA程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送给ASIC芯片，ASIC芯片再将目标代码写入FPGA的程序存储模块，即所述的第二存储模块，完成FPGA程序的在轨编程。
本申请中DSP处理器配置的第一存储器挂载在FPGA处理器下，FPGA相对于DSP具有更高的可靠性和抗辐照指标，因此只要FPGA功能正常即可实现DSP软件的任意编程。
请参阅图2所示，本申请还提供了一种用于星载软件的在轨编程系统，其特征在于，包括：
DSP处理模块，用于执行DSP程序；
第一存储模块，用于存储DSP程序；
FPGA处理模块，用于执行FPGA程序，用于将地面上注的DSP程序目标代码写入第一存储模块。
第二存储模块，用于存储FPGA程序；
ASIC在轨编程模块，用于提取第二存储模块中的FPGA程序并将其在轨编程至FPGA处理模块中或者将地面上注的FPGA程序目标代码写入第二存储模块；
其中，FPGA处理模块和ASIC在轨编程模块均与主控计算机连接，DSP处理模块和第一存储模块与FPGA处理模块连接，第二存储模块与ASIC在轨编程模块连接。
本实施例中，第二存储模块和第三存储模块均与ASIC在轨编程模块连接，第二存储模块存储至少一个FPGA程序，第三存储模块存储至少一个FPGA程序。
本实施例中，第二存储模块中存储的FPGA程序可以在轨更改，第三存储模块中存储的FPGA程序无法在轨更改。
请参阅图3所示，基于同一发明构思，一种用于星载软件的电路，包括DSP处理器、FPGA处理器、ASIC电路、EEPROM存储器、FLASH存储器、PROM存储器、第一二选一数据选择器、第二二选一数据选择器；EEPROM存储器挂载在FPGA处理器上，ASIC电路和DSP处理器均与FPGA处理器连接，FLASH存储器和PROM存储器均挂载在ASIC电路上，第一二选一数据选择器和第二二选一数据选择器均与FPGA处理器连接，第一二选一数据选择器和第二二选一数据选择器均与ASIC电路连接。
为了更具体的说明本方案实现方式，FPGA芯片选择上海复旦微电子公司的JFM4VSX55RT、ASIC芯片选择上海复旦微电子公司的JFMRS01RH，FLASH存储器选择上海复旦微电子公司的JFM29LV641RH，PROM选择XILINX公司的XQR17V16，DSP处理器选择TI公司的SMJ320C6415，EEPROM选择3DPLUS公司的3DEE4M08VS4145，二选一数据选择器选择ST公司的M54HC157K。
硬件电路连接如图3所示，其中EEPROM挂载到FPGA，用于存储DSP程序；FLASH和PROM挂载到ASIC，用于存储FPGA程序，FLASH中存储两份FPGA程序，且可以在轨改变，PROM中存储一份FPGA程序，不能在轨更改，作为安全备份；GNC串口信号通过二选一数据选择器可以选择与ASIC电路连接还是与FPGA连接，两者只能二选一。二选一数据选择器选择信号“sel”设计为外部串电阻上拉，即FPGA程序在轨编程失败的情况下下选择B端口，将GNC串口信号Tx和Rx连接至ASIC芯片的Rx和Tx端口，这样设计可以保证在FPGA程序在轨编程失败的情况下，GNC计算机始终可以控制ASIC电路，实现FPGA程序的编程和在轨编程。FPGA内部程序设计“sel”信号拉低，当FPGA程序在轨编程成功后，二选一选择器选择A端口，即GNC串口信号与ASIC断开连接，保证GNC和FPGA通信时不影响ASIC工作。另外将FPGA的“Tx1”信号连接至二选一选择器的A端口，这样设计可以保证FPGA程序正常运行时FPGA仍然可以与ASIC电路通信，实现FLASH芯片的编程和FPGA程序的重载等功能。
FPGA程序需要在轨编程时存在两种情况，第一种情况，若FPGA程序由于单粒子翻转等导致在轨编程异常，由于“sel”信号外部上拉，二选一选择器选择A端口，使GNC计算机串口信号连接至ASIC，GNC将地面上注的FPGA目标代码通过串口发送给ASIC，ASIC再将目标代码烧写到FLASH中，然后ASIC重载FPGA后使FPGA恢复正常运行；第二种情况，若FPGA程序运行正常，需要对FPGA功能进行升级时，GNC首先发指令将FPGA内部的“Rx0”和“Tx1”信号连通，“Rx1”和“Tx0”信号连通，使GNC计算机串口信号透过FPGA连接至ASIC，GNC将地面上注的FPGA目标代码通过串口发送给ASIC，ASIC再将目标代码烧写到FLASH中，然后ASIC重载FPGA使FPGA运行升级后的程序。
默认状态下FPGA内部程序设计使EEPROM的控制线、数据线和地址线与DSP的EMIFB总线相连，当上电在轨编程时DSP自动从EEPROM读出程序进行在轨编程。当DSP程序需要在轨编程时，GNC计算机首先发送指令给FPGA，FPGA将EEPROM的控制线、数据线和地址线切换到FPGA控制。由于EEPROM有四个基片，每个基片可以存储一份DSP程序，因此指定EEPROM的前三个基片存储固定程序，不进行在轨编程，保证在轨编程失败时有源程序备份。EEPROM的第四个基片作为在轨编程区域。
图3中的Tx和Rx分别表示数据的发送端和接收端。二选一数据选择器的Sel端决定二选一选择器切换到A端口还是B端口，二选一选择器的Sel端只需连接至FPGA上的一个普通IO口即可。图中的SelectMap是Xilinx公司FPGA在轨编程程序的端口。
EEPROM切换到FPGA控制后，FPGA内部设计一个EERPOM读写控制模块。主控计算机将地面上注的DSP目标代码数据包通过串口发送给FPGA，数据包格式见表1，其中包序号和EEPROM地址空间对应，防止丢包或数据误码后EEPROM内数据写入错位。FPGA接收到数据包后进行数据校验和包序号丢包检查，若校验正确，则将数据包内容写入到包序号对应的EEPROM地址空间内。若发生丢包事件，FPGA将所丢包序号回传给主控计算机，请求主控计算机重新发送对应包序号内容。且FPGA向EEPROM写入一包数据后，再从EEPROM中读出此包数据，将读出数据与写入数据进行对比，若对比失败则重新写入，直到写入正确，再进行下一包数据写入。
表1
| 内容 | 同步字 | 命令字 | 总包数 | 包序号 | 程序数据 | 校验和 |
| 字节数 | 2 | 1 | 2 | 2 | N | 2 |
当DSP程序在轨编程完成后，GNC计算机发送DSP复位指令且指定从EEPROM第4片区域在轨编程，即可实现DSP程序的在轨编程和在轨编程运行。
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。
Claims (7)
1.一种用于星载软件的在轨编程系统，其特征在于，包括：
DSP处理模块，用于执行DSP程序功能；
第一存储模块，用于存储DSP程序；
FPGA处理模块，用于执行FPGA程序功能，包含DSP在轨编程功能；
第二存储模块和第三存储模块，用于存储FPGA程序；
ASIC在轨编程模块，用于将主控计算机发送来的FPGA目标代码写入第二存储模块；
若所述DSP处理模块发生异常或需要功能升级，则进行DSP程序在轨编程步骤，若所述FPGA处理模块发生异常或需要功能升级，则进行FPGA程序在轨编程步骤；
其中，所述FPGA处理模块和ASIC在轨编程模块均与主控计算机连接，所述第一存储模块、DSP处理模块均与FPGA处理模块连接，所述第二存储模块与ASIC在轨编程模块连接。
2.如权利要求1所述的在轨编程系统，其特征在于，还包括第三存储模块，所述第三存储模块均与ASIC在轨编程模块连接，所述第二存储模块存储至少一个FPGA程序，第三存储模块存储至少一个FPGA程序，所述第三存储模块为反熔丝类型存储器。
3.如权利要求2所述的在轨编程系统，其特征在于，所述第二存储模块中存储的FPGA程序可以在轨更改，所述第三存储模块中存储的FPGA程序无法在轨更改。
4.如权利要求2所述的在轨编程系统，其特征在于，当第二存储模块中的程序异常，则FPAG加载第三存储模块程序或对第二存储模块进行在轨编程后，FPGA加载第二存储模块程序。
5.一种应用权利要求1至4中任一项中所述用于在轨编程系统的编程方法，其特征在于，包括：
在轨编程步骤：若DSP功能发生异常，则进行DSP程序在轨编程步骤，若FPGA功能发生异常，则进行FPGA程序在轨编程步骤；
DSP程序在轨编程步骤：地面将DSP程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送至FPGA，FPGA再将目标代码写入DSP程序存储模块，即所述的第一存储模块，完成DSP程序的在轨编程；
FPGA程序在轨编程步骤：地面将FPGA程序目标代码上注至在轨主控计算机，主控计算机通过串口通信将目标代码发送给ASIC芯片，ASIC芯片再将目标代码写入FPGA的程序存储模块，即所述的第二存储模块，完成FPGA程序的在轨编程。
6.一种用于星载软件的电路，其特征在于，包括：
DSP处理器，用于执行DSP程序；
EEPROM存储器，用于存储DSP程序；
第二存储模块，用于存储FPGA程序，包括FLASH存储器和反熔丝类型存储器；
FPGA处理器，用于执行第二存储模块内存储的FPGA程序，用于提取EEPROM存储器中存储的DSP程序，用于接收主控计算机发送的DSP程序，用于将接收的DSP程序在轨编程至EEPROM存储器或DSP处理器中；
ASIC电路，用于提取FLASH存储器中存储的FPGA程序，用于接收主控计算机发送的FPGA程序，用于将接收的FPGA程序在轨编程至FLASH存储器或FPGA处理器；
第一和第二两个二选一数据选择器，其根据主控计算机的指令，决定主控计算机与ASIC连接通信，还是与FPGA连接通信,在两者之间二选一，当FPGA功能异常或者需要进行功能升级完善，主控计算机通过两个二选一数据选择器与ASIC电路建立通信，ASIC接收主控计算机发送的FPGA程序并将该FPGA程序烧写至FLASH中，ASIC电路将该FPGA程序在轨编程至FPGA处理器中，若DSP程序发生异常，主控计算机通过二选一数据选择器与FPGA建立通信，FPGA接收主控计算机发送的DSP程序并将该DSP程序烧写至EEPROM存储器，DSP从EEPROM存储器中读出新程序运行。
7.如权利要求6所述的电路，其特征在于，还包括挂载在所述ASIC电路上的PROM处理器，所述PROM存储器中存储有至少一个无法在轨更改的FPGA程序。
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| CN115081035A (zh) * | 2022-08-22 | 2022-09-20 | 成都远望科技有限责任公司 | 一种基于处理器和fpga芯片的程序加密升级电路及方法 |
| CN115081035B (zh) * | 2022-08-22 | 2022-11-01 | 成都远望科技有限责任公司 | 一种基于处理器和fpga芯片的程序加密升级电路及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN111930393B (zh) | 2023-07-07 |
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