CN111309653B - 一种数据总线以及读取数据和写入数据的方法 - Google Patents
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Abstract
本发明一种数据总线以及读取数据和写入数据的方法,本发明涉及非易失存储器领域,所述数据总线包括第一数据总线以及第二数据总线,将所述第一数据总线与所述第二数据总线并排,在所述第一数据总线与所述第二数据总线相邻的两端分别引出与所述第一数据总线物理数量相等,以及与所述第二数据总线物理数量相等的数据总线至所述数据处理器,在所述第一数据总线与所述第二数据总线上分别引出与所述第一数据总线物理数量相等,以及与所述第二数据总线物理数量相等的数据总线至所述数据选择器。本发明提供的一种数据总线以及数据读取和写入的方法,改变数据总线的排列方式,使得数据总线占用空间减小,提高了非易失存储器的空间利用率。
Description
技术领域
本发明涉及非易失存储器领域,特别是一种数据总线以及读取数据和写入数据的方法。
背景技术
目前非易失存储器的数据是通过数据总线进行传输的,逻辑上数据总线信号的数据吞吐量大,物理上数据总线占用比较大的面积。
非易失存储器中的数据总线是按序从下至上排列的金属线,其物理上的数量与非易失存储器的位宽相等,即8位非易失存储器的数据总线的物理数量为8根,16位非易失存储器的数据总线的物理数量为16根,32位非易失存储器的数据总线的物理数量为32根。
现有技术的非易失存储器中数据总线的示意图如图1所示,在进行数据读取时,总线控制器5首先进行仲裁,确定数据选择器3使用数据总线2,数据选择器3将所需读取的数据从存储单元4中读取出来,传输到数据总线2上,数据总线2将所需读取的数据传输到数据处理器1中,在进行数据写入时,总线控制器5首先进行仲裁,确定数据处理器1使用数据总线2,数据控制器6将数据处理器2中所需传输的数据传输给数据总线2,数据总线2将所需传输的数据传输给数据选择器3,再由数据选择器3将数据传输给存储单元4,完成数据的传输。
非易失存储器中的数据总线物理上的数量越多,占用的面积就越大,极大的影响了非易失存储器的小型化。
发明内容
鉴于上述问题,本发明提供一种数据总线以及读取数据和写入数据的方法,解决了现有技术中数据总线物理上数量较多,占用面积较大的问题。
本发明实施例提供了一种数据总线,所述数据总线包括非易失存储器内按序从下至上排列的,用于数据传输的金属线,所述数据总线应用于非易失存储器中,所述非易失存储器包括:数据处理器以及数据选择器;
所述数据总线包括第一数据总线以及第二数据总线,所述第一数据总线为按序选择的所述数据总线物理数量的一半,所述第二数据总线为按序选择的所述数据总线物理数量的另一半;
将所述第一数据总线与所述第二数据总线并排,使两部分数据总线对称排列;
在所述第一数据总线与所述第二数据总线相邻的两端分别引出与所述第一数据总线物理数量相等,以及与所述第二数据总线物理数量相等的数据总线至所述数据处理器;
在所述第一数据总线与所述第二数据总线上分别引出与所述第一数据总线物理数量相等,以及与所述第二数据总线物理数量相等的数据总线至所述数据选择器。
可选地,所述数据总线在逻辑上的宽度与所述非易失存储器的位宽一致;
所述数据总线在物理上的数量与所述非易失存储器的位宽大小一致。
可选地,所述非易失存储器还包括:存储单元,在所述非易失存储器进行读操作时,所需传输数据的流向为:从所述存储单元到所述数据选择器,从所述数据选择器到所述数据总线,从所述数据总线到所述数据处理器。
可选地,在所述非易失存储器进行写操作时,所需传输数据的流向为:从所述数据处理器到所述数据总线,从所述数据总线到所述数据选择器,从所述数据选择器到所述存储单元。
本发明实施例还提供了一种读取数据的方法,所述读取数据的方法应用于所述数据总线,所述非易失存储器还包括:总线控制器,在所述非易失存储器进行读操作时,所述读取数据的方法包括:
所述总线控制器进行仲裁,确定所述数据选择器使用所述数据总线;
所述数据选择器从所述存储单元中选出所需传输数据;
所述数据选择器,将所需传输数据划分第一部分数据以及第二部分数据,所述第一部分数据为所需传输数据中的低位数据,所述第二部分数据为所需传输数据中的高位数据;
所述数据选择器将所述第一部分数据发送给所述第一数据总线,将所述第二部分数据发送给所述第二数据总线;
所述第一数据总线以及所述第二数据总线,将所需传输数据传输给所述数据处理器。
可选地,在所述数据选择器从所述存储单元中选出所需传输数据后,所述方法还包括:
所述数据选择器将所述第一部分数据发送给所述第二数据总线,将所述第二部分数据发送给所述第一数据总线。
本发明实施例还提供了一种写入数据的方法,所述写入数据的方法应用于所述数据总线,所述非易失存储器还包括:数据控制器,在所述非易失存储器进行写操作时,所述写入传输的方法包括:
所述总线控制器进行仲裁,确定所述数据处理器使用所述数据总线;
所述数据控制器将所述数据处理器中,所需传输数据划分第三部分数据以及第四部分数据,所述第三部分数据为所述数据处理器中所需传输数据的低位数据,所述第四部分数据为所述数据处理器中所需传输数据的高位数据;
所述数据控制器,将所述第三部分数据发送给所述第一数据总线,将所述第四部分数据发送给所述第二数据总线;
所述第一数据总线以及所述第二数据总线,将所述数据处理器中所需传输数据传输给所述数据选择器;
所述数据选择器将所述数据处理器中所需传输数据传输给所述存储单元。
可选地,在所述数据控制器将所述数据处理器中,所需传输数据划分第三部分数据以及第四部分数据后,所述方法还包括:
所述数据控制器,将所述第三部分数据发送给所述第二数据总线,将所述第四部分数据发送给所述第一数据总线。
与现有技术相比,本发明提供的一种数据总线,通过将数据总线物理上的长度缩减一半,物理空间上占用的高度缩减一半,但不减少数据总线物理上的数量,在保证了数据传输的效率的同时,提高了非易失存储器内物理空间的利用率,更加有利于非易失存储器的小型化。
附图说明
通过阅读下文优选实施方式的详细描述,各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的,而并不认为是对本发明的限制。而且在整个附图中,用相同的参考符号表示相同的部件。在附图中:
图1是现有技术非易失存储器内数据总线的示意图;
图2是本发明一种数据总线的示意图;
图3是本发明一种数据读取方法的流程图;
图4是本发明一种数据写入方法的流程图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图和具体实施方式对本发明作进一步详细的说明。应当理解,此处所描述的具体实施例仅用以解释本发明,仅仅是本发明一部分实施例,而不是全部的实施例,并不用于限定本发明。
参照图2,示出了一种数据总线的示意图,该数据总线用于非易失存储器内数据传输,对比图1的非易失存储器的数据总线的物理形式,本发明非易失存储器中包括:数据总线10、数据处理器20、数据选择器30、存储单元40、总线控制器50以及数据控制器60,本发明所提出的数据总线10分为物理数量相等的两个部分,这两部分分别为第一数据总线101以及第二数据总线102,若所使用非易失存储器的位宽是8位,则数据总线10的物理数量也为8根,第一数据总线101的物理数量为4,第二数据总线102的物理数量也为4,在物理空间上,将两者并排放置,使得第一数据总线101与第二数据总线102并排对称,这样就使得数据总线10在物理空间上占用的高度只有8根数据总线排列方式时的一半,但物理数量上还是与非易失存储器的位宽一致,在第一数据总线101与第二数据总线102相邻的部分分别引出各自的数据总线到数据处理器20,在第一数据总线101以及第二数据总线102上还需分别引出数据总线到数据选择器30。
在非易失存储器进行读操作时,所需传输数据的流向为:从存储单元40到数据选择器30,从数据选择器30到数据总线10,从数据总线10到数据处理器20,而在非易失存储器进行写操作时,所需传输数据的流向为:从数据处理器20到数据总线10,从数据总线10到数据选择器30,从数据选择器30到存储单元40。
这样在保障了非易失存储器数据可以正常传输的同时,缩减了数据总线10在物理空间上占用的高度,节省了非易失存储器的空间,十分有利于非易失存储器的进一步小型化。
可选地,参照图3,示出了读取数据的方法,在数据总线10的物理形态发生改变之后,非易失存储器进行数据传输的方法也随之发生改变,在进行读取操作时,数据传输的方法包括如下步骤:
步骤101:总线控制器进行仲裁,确定数据选择器使用数据总线。
本发明实施例中,因为非易失存储器有且只有一种进行数据传输的数据总线10,所以当有数据需要进行传输时,就需要确定由谁来占用数据总线10,否则数据同时放在数据总线10上,会导致数据出现传输错误,因此总线控制器50的作用就是用来确定哪个部分占用数据总线10,来进行数据传输,使得数据传输有序进行,且不会出错,例如需要进行读取操作,总线控制器50首先进行仲裁,确定数据选择器30占用数据总线10。本发明实施例对占用数据总线的选择方式不做具体限定。
步骤102:数据选择器从存储单元中选出所需传输数据。
本发明实施例中,所需读取数据都有唯一的地址来对应存储单元40中的地址,数据选择器30收到这些地址后,数据选择器30按照所需读取数据的地址,在存储单元40中将对应地址的数据读出,因为非易失存储器是8位位宽,根据非易失存储器的特性,数据选择器30一次读取出的数据也是8位数据。本发明实施例对读取数据的具体方式不做具体限定。
步骤103:数据选择器,将所需传输数据划分第一部分数据以及第二部分数据,第一部分数据为所需传输数据中的低位数据,第二部分数据为所需传输数据中的高位数据。
本发明实施例中,非易失存储器中的数据都是按照8位的形式进行传输,根据数据自身特性,数据分为低位数据和高位数据,数据选择器30将读取出的8位数据进行划分,将8位数据分为低位数据4位,高位数据4位。本发明实施例对数据高低位划分的具体方式不做具体限定。
步骤104:数据选择器将第一部分数据发送给第一数据总线,将第二部分数据发送给第二数据总线。
本发明实施例中,数据选择器30划分好低位数据4位和高位数据4位后,再将两者传输至数据总线10上,其中低位数据的4位可以传输至第一数据总线101上,此时高位数据的4位就传输到第二数据总线102上,同样低位数据的4位也可以传输到第二数据总线102上,则高位数据的4位就传输到第一数据总线101上。本发明实施例对高低位数据传输的具体方式不做具体限定。
步骤105:第一数据总线以及第二数据总线,将所需传输数据传输给数据处理器。
本发明实施例中,在数据总线10上接收到所需传输数据后,同时将低位数据4为和高位数据4位传输给数据处理器20。本发明实施例对数据传输的具体方式不做具体限定。
举例说明,如图2所示,该实施例设计方案中,当有数据需要进行读取时,总线控制器50首先进行仲裁,确定数据选择器30占用数据总线10,所需读取数据都有唯一的地址来对应存储单元40中的地址,数据选择器30收到这些地址后,数据选择器30按照所需读取数据的地址,在存储单元40中将对应地址的数据读出,例如读取出的数据是0100 0010,数据选择器30将读取出的8位数据按照高低位进行划分,将8位数据分为低位数据4位0010,高位数据4位0100,数据选择器30划分好低位数据4位0010和高位数据4位0100后,再将两者传输至数据总线10上,其中0010可以传输至第一数据总线101上,此时0100就传输到第二数据总线102上,同样也可以将0010传输到第二数据总线102上,则0100就传输到第一数据总线101上,在数据总线10上接收到所需传输数据0100 0010后,同时将低位数据0010和高位数据0100传输给数据处理器20,数据处理器20中接收到的就会是完整的数据0100 0010,至此此次数据被读取,读取操作结束。
可选地,参照图4,示出了写入数据的方法,在数据总线10的物理形态发生改变之后,非易失存储器进行数据传输的方法也随之发生改变,在进行写入操作时,数据传输的方法包括如下步骤:
步骤201:总线控制器进行仲裁,确定数据处理器使用数据总线。
本发明实施例中,需要进行写入操作,总线控制器50首先进行仲裁,确定数据处理器20占用数据总线10。本发明实施例对占用数据总线的选择方式不做具体限定。
步骤202:数据控制器将数据处理器中,所需传输数据划分第三部分数据以及第四部分数据,第三部分数据为数据处理器中所需传输数据的低位数据,第四部分数据为数据处理器中所需传输数据的高位数据。
本发明实施例中,写入数据时数据需要从数据处理器20传向存储单元,因非易失存储器是8位位宽,根据非易失存储器的特性,数据处理器20一次传输数据位数也是8位,数据控制器60将数据处理器20中数据按照所需写入数据高低位,划分为低位数据4位和高位数据4位。本发明实施例对数据高低位划分的具体方式不做具体限定。
步骤203:数据控制器,将第三部分数据发送给第一数据总线,将第四部分数据发送给第二数据总线。
本发明实施例中,数据控制器60将低位数据4位和高位数据4位,传输至数据总线10上,其中低位数据的4位可以传输至第一数据总线101上,此时高位数据的4位就传输到第二数据总线102上,同样低位数据的4位也可以传输到第二数据总线102上,则高位数据的4位就传输到第一数据总线101上。本发明实施例对高低位数据传输的具体方式不做具体限定。
步骤204:第一数据总线以及第二数据总线,将数据处理器中所需传输数据传输给数据选择器。
本发明实施例中,在第一数据总线101和第二数据总线102上接收到所需传输数据后,同时将低位数据4为和高位数据4位传输给数据选取器30。本发明实施例对数据传输具体方式不做具体限定。
步骤205:数据选择器将数据处理器中所需传输数据传输给存储单元。
本发明实施例中,数据选择器30接收到所需写入数据后,按照所需写入数据的地址,在存储单元40中寻址,将数据写入对应的存储单元中。本发明实施例对寻址和数据写入具体方式不做具体限定。
举例说明,如图2所示,该实施例设计方案中,当有数据需要进行写入时,总线控制器50首先进行仲裁,确定数据处理器20占用数据总线10,例如需要写入的数据是10000001,数据控制器60将数据处理器20中需要写入的8位数据按照高低位进行划分,将8位数据分为低位数据4位0001,高位数据4位1000,数据控制器60划分好低位数据4位0001和高位数据4位1000后,再将两者传输至数据总线10上,其中0001可以传输至第一数据总线101上,此时1000就传输到第二数据总线102上,同样也可以将0001传输到第二数据总线102上,则1000就传输到第一数据总线101上,在数据总线10上接收到所需传输数据1000 0001后,同时将低位数据0001和高位数据1000传输给数据选择器30,数据选择器30中接收到的就会是完整的数据1000 0001,再按照该数据所需写入的存储单元地址,在存储单元40中寻址,将1000 0001写入对应的存储单元中,至此此次数据被写入,写入操作结束。
需要说明的是,上述数据只是为了更好的解释本发明实施例而例举的简单数据,并不代表所有非易失存储器进行数据传输时的数据。本发明实施例对数据总线传输数据的具体方式、执行不同操作的数据选择以及该低位划分不做具体限定。
通过上述实施例,本发明使得非易失存储器的数据总线在物理空间上减小了占有空间面积,同时保障了非易失存储器正常进行数据传输,使得非易失存储器的小型化更加便利,提高了非易失存储器的空间利用率。
最后,还需要说明的是,在本文中,诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来,而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且,术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含,从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素,而且还包括没有明确列出的其他要素,或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下,由语句“包括一个……”限定的要素,并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种数据总线以及读取数据和写入数据的方法,进行了详细介绍,本文中应用了具体个例对本发明的原理及实施方式进行了阐述,以上实施例的说明只是用于帮助理解本发明的方法及其核心思想;同时,对于本领域的一般技术人员,依据本发明的思想,在具体实施方式及应用范围上均会有改变之处,综上所述,本说明书内容不应理解为对本发明的限制。
Claims (8)
1.一种数据总线,所述数据总线包括非易失存储器内按序从下至上排列的,用于数据传输的金属线,其特征在于,所述数据总线应用于非易失存储器中,所述非易失存储器包括:数据处理器以及数据选择器;
所述数据总线包括第一数据总线以及第二数据总线,所述第一数据总线为按序选择的所述数据总线物理数量的一半,所述第二数据总线为按序选择的所述数据总线物理数量的另一半;
将所述第一数据总线与所述第二数据总线并排,使两部分数据总线对称排列;
在所述第一数据总线与所述第二数据总线相邻的两端分别引出与所述第一数据总线物理数量相等,以及与所述第二数据总线物理数量相等的数据总线至所述数据处理器;
在所述第一数据总线与所述第二数据总线上分别引出与所述第一数据总线物理数量相等,以及与所述第二数据总线物理数量相等的数据总线至所述数据选择器。
2.根据权利要求1所述的数据总线,其特征在于,所述数据总线在逻辑上的宽度与所述非易失存储器的位宽一致;
所述数据总线在物理上的数量与所述非易失存储器的位宽大小一致。
3.根据权利要求1所述的数据总线,其特征在于,所述非易失存储器还包括:存储单元,在所述非易失存储器进行读操作时,所需传输数据的流向为:从所述存储单元到所述数据选择器,从所述数据选择器到所述数据总线,从所述数据总线到所述数据处理器。
4.根据权利要求1所述的数据总线,其特征在于,在所述非易失存储器进行写操作时,所需传输数据的流向为:从所述数据处理器到所述数据总线,从所述数据总线到所述数据选择器,从所述数据选择器到存储单元。
5.一种读取数据的方法,应用于权利要求1-4任一种数据总线,其特征在于,所述非易失存储器还包括:总线控制器,在所述非易失存储器进行读操作时,所述读取数据的方法包括:
所述总线控制器进行仲裁,确定所述数据选择器使用所述数据总线;
所述数据选择器从存储单元中选出所需传输数据;
所述数据选择器,将所需传输数据划分第一部分数据以及第二部分数据,所述第一部分数据为所需传输数据中的低位数据,所述第二部分数据为所需传输数据中的高位数据;
所述数据选择器将所述第一部分数据发送给所述第一数据总线,将所述第二部分数据发送给所述第二数据总线;
所述第一数据总线以及所述第二数据总线,将所需传输数据传输给所述数据处理器。
6.根据权利要求5所述的方法,其特征在于,在所述数据选择器从所述存储单元中选出所需传输数据后,所述方法还包括:
所述数据选择器将所述第一部分数据发送给所述第二数据总线,将所述第二部分数据发送给所述第一数据总线。
7.一种写入数据的方法,应用于权利要求1-4任一种数据总线,其特征在于,所述非易失存储器还包括:数据控制器,在所述非易失存储器进行写操作时,所述写入数据 的方法包括:
总线控制器进行仲裁,确定所述数据处理器使用所述数据总线;
所述数据控制器将所述数据处理器中,所需传输数据划分第三部分数据以及第四部分数据,所述第三部分数据为所述数据处理器中所需传输数据的低位数据,所述第四部分数据为所述数据处理器中所需传输数据的高位数据;
所述数据控制器,将所述第三部分数据发送给所述第一数据总线,将所述第四部分数据发送给所述第二数据总线;
所述第一数据总线以及所述第二数据总线,将所述数据处理器中所需传输数据传输给所述数据选择器;
所述数据选择器将所述数据处理器中所需传输数据传输给存储单元。
8.根据权利要求7所述的方法,其特征在于,在所述数据控制器将所述数据处理器中,所需传输数据划分第三部分数据以及第四部分数据后,所述方法还包括:
所述数据控制器,将所述第三部分数据发送给所述第二数据总线,将所述第四部分数据发送给所述第一数据总线。
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Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102289421A (zh) * | 2011-07-26 | 2011-12-21 | 西安电子科技大学 | 一种基于交叉开关结构的片上互联方法 |
CN102981801A (zh) * | 2012-11-07 | 2013-03-20 | 迈普通信技术股份有限公司 | 一种本地总线数据位宽的转换方法及装置 |
CN103412848A (zh) * | 2013-05-11 | 2013-11-27 | 中国科学技术大学 | 一种四核处理器系统共享单一程序存储器的方法 |
CN103810130A (zh) * | 2012-11-13 | 2014-05-21 | 亚旭电脑股份有限公司 | 数据传输选择电路及方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8341303B2 (en) * | 2008-06-30 | 2012-12-25 | Intel Corporation | Asymmetrical universal serial bus communications |
-
2018
- 2018-12-12 CN CN201811519993.8A patent/CN111309653B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102289421A (zh) * | 2011-07-26 | 2011-12-21 | 西安电子科技大学 | 一种基于交叉开关结构的片上互联方法 |
CN102981801A (zh) * | 2012-11-07 | 2013-03-20 | 迈普通信技术股份有限公司 | 一种本地总线数据位宽的转换方法及装置 |
CN103810130A (zh) * | 2012-11-13 | 2014-05-21 | 亚旭电脑股份有限公司 | 数据传输选择电路及方法 |
CN103412848A (zh) * | 2013-05-11 | 2013-11-27 | 中国科学技术大学 | 一种四核处理器系统共享单一程序存储器的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN111309653A (zh) | 2020-06-19 |
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