JPH03263242A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、アレイ形データによる間接アドレッシングに
関し、特に、複数個のメモリバンクより成る主記憶装置
と、ベクトルレジスタと呼ばれるベクトルデータ（アレ
イ形データの一種、スカラー形データを一つの要素とす
る複数個の要素の並び）保持用のレジスタを持ち、ベク
トルレジスタに保持されているヘクトルデータの各要素
をアドレスと見なして（リストベクトルと云う）主記憶
装置の各アドレスよりテークを読出すという、一般には
リストベクトル処理と称される特殊なヘクトルアクセス
が行なわれるデータ処理装置に関する。

［従来の技術］ 従来、この種のデータ処理装置は、各アドレス要素をア
クセスする際、メモリアクセスの順をリストベクトルの
要素の並ひの順に行っており、従って処理の過程て何ら
かのアクセス続行不可要因か発生すると、その要因か消
滅するまて処理を中断していた。例えば処理の過程であ
るアドレス要素かバンクビジーに遭遇すると、ビジーか
解けるまて待ち合わせを行い、それ以降の要素の並びの
中にアクセス可能なものか在ったとしても、順を追い越
して処理をすることはしていなかった。

第１２図は上述したデータ処理装置の構成概念図、第１
３図はその制御の流れ図である。

主バツファ１２よりアドレス情報を読出しくステップ３
１）、バンクビジーかとうかバンクビジーチエツク部１
４て判断する（ステップ３２）。

バンクビジーてあれば、退避バッファ１７か満杯かどう
か判断しくステップ３３）、満杯あればバンクフリー待
ちしくステップ３４）、満杯てなければ退避バッファ１
７にアドレス情報を退避しくステップ３５）、ステップ
３２に戻る。ステップ３２てバンクビジーてなけれは、
リクエスト生成部１５てリクエストを生威し、記憶装置
１６に送出する（ステップ３６）。次に、主ハッフブ１
２か空かどうかを判断しくステップ３７）、空てなけれ
はステップ３１に戻り、空てあれば退避バッファ１７か
空かどうか判断しくステップ３８）、空てあれば処理を
終了する。空でなければ、退避バッファ１７よりアドレ
ス情報を読出しくステップ３９）、バンクビジーかチエ
ツクしくステップ４０）、ビジーであればバンクフリー
待ちしくステップ４１〉、バンクビジーてなければリク
エストを送出しくステップ４２）、再び退避バッファ１
７か空かどうか判定しくステップ４３）、空てなけれは
ステップ４０に戻り、空てあれば処理を終了する。

［発明か解決しようとする課題］ 上述した従来のメモリアクセス制御方式は、処理の過程
であるアドレス要素かバンクビジーに遭遇すると、ビジ
ーか解けるまで待ち合わせな行い、それ以降の要素の並
びの中にアクセス可能なものかあったとしても、順を追
い越して処理をすることはしていないため、そのままの
状態でスルーブツトを高めようとして、アクセス処理サ
イクルを短縮する等して単位時間当たりのアクセス量を
増加させて行っても、したいにバンクとシーに遭遇する
確率か上昇し、スルーブツトが十分高まらないうちにス
ルーブツトの上限か押さえられてしまうという欠点があ
る。また、追い越して処理を行えば、バンクビジーの影
響が軽減されスルーブツトが向上することは容易に推測
されてはいたが、単に追い越すといってもその制御は通
常の手段（例えば追い越し用のバッファを数エントリ分
用意し、アクセス不可のアドレスを退避させておいて次
の要素のアドレスの処理に移行し、後でその退避したア
ドレスのアクセスを行う等・・・第１２図、第１３図参
照）ては一般に非常に複雑、かつ困難とされ、ハードウ
ェア、制御論理の複雑さ等の増加量に見合った効果を得
ることは疑問視されて来た。

本発明の目的は、バンクビジーの頻発する環境下におい
てもバンクビジーによる影響か最小限に抑えられ、結果
として高いリストベクトル処理のスループットを確保て
きるデータ処理装置を提供することである。

［！！！題を解決するための手段］ 本発明のデータ処理装置は 複数個のバンクを持つ記憶装置と、 該記憶装置に対する複数個のアドレス情報をアドレス要
素とするヘクトルテータ形アドレスを保持するアドレス
情報保持手段と 該アドレス情報保持手段よりアドレス情報を受け、アド
レスを生成し、前記記憶装置に送出するアドレス生成手
段と 前記記憶装置に対するリクエストを生成するリクエスト
生成手段と、 アドレス要素を前記アドレス情報保持手段より取り出し
、該アドレス要素により指定されるバンクかアクセス可
能状態に有るか否かを検査し、アクセス可能状態であれ
ば、前記リクエスト生威手段に前記記憶装置手段に向け
てリクエストを送出させ、アクセス可能状態でなければ
、前記リクエスト生成手段にリクエストの送出を抑止さ
せると同時に、当該アドレス要素を、前記アドレス情報
保持手段の、該アドレス情報保持手段に保持中の該時点
ての最終読出しアドレス要素の次に読出されるべき位置
に保持し直させ、新たな最終読出しアドレス要素とする
バンク状態監視手段とを有している。

［作用］ 第１Ｏ図は本発明のデータ処理装置の概略構成図、第１
１図はその制御の流れ図である。

本発明は、リストベクトルの各アドレス要素をアクセス
する際、各要素のアドレス情報をバッファ１２に保持し
た状態て、順次取り出しくステップ２１）、アドレス情
報に対応するバンクかアクセス可能状態か否かをバンク
ビジー郁１４て検査しくステップ２２）、アクセス可能
であるならばリクエスト生成部１５てリクエストを生威
し、主記憶装置１６に送出して（ステップ２４）、直ち
にアクセスを行い、アクセス可能てないならば、セレク
タ１１を通してそのアドレスをバッファ１２に再書込み
しくステップ２３）、そのアクセスを後回しにして次の
要素のアドレスの処理に移行するという動作をバッファ
１２か空になるまて繰り返す（ステップ２５）ものであ
る。

これにより、バッファの再利用を図り、追い越し処理時
のアドレス退避用のバッファを不要とし、かつ、条件分
岐の殆ど無い制御シーケンスて、バンクビジーの頻発す
る環境下においてもバンクビジーによる影響か最小限に
抑えられ、結果として高いリストベクトル処理のスルー
ブツトを確保することか可能となる。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例データ処理装置の構成図、第
２図は第１図のリストアドレス・バッファ１２０の、Ｖ
ピット部１ビット巾分を構成することかてきるＶヒツト
・バッファを示す図、第３図は第２図のＶビット・バッ
ファで、Ｖビットを記憶するのに使用されているフリッ
プ・フロップ１ビット分の制御信号を示す図、第４図は
リストアドレス・バッファ１２０のＶピット部を第２図
のＶビット・バッファを用いて構成した図、第５図は第
１図の実行制御部９００を詳細に示す図、第６図は、第
１図のリクエスト生成部１４０を詳細に示す図、第７図
は、第１図のライトアドレス・カウンタ９３０を詳細に
示す図、第８図は、第１図の書き戻し制御部９１０の論
理構成を詳細に示す図、第９図は本実施例の動作を示す
タイムチャートである。

本装置においては、同時に最大４個までのアドレス要素
の処理が可能であり、しかも、Ａ、Ｂ。

Ｃの各ステージを持つパイプライン処理を行っている。

ただし、特許請求範囲中の、アドレス情報保持手段に相
当するバッファに保持されるアドレス要黍は生のアドレ
スそのものであり、従って、特許請求範囲におけるアド
レス生成手段は単なるレジスタで構成されている。また
、本装置は全体に渡り、全ての記憶要素（フリップ・フ
ロップ。

メモリ等）か唯一つのクロックに同期して更新される、
いわゆる単相の順序回路により構成されている。まず各
部の説明をする。主記憶装置１１０は、同時に１個のメ
モリリクエストを受は付けることか可能な＃０〜＃７の
８個のメモリポート８００〜８０７と、内剖に＃０〜＃
１５の１６個のバンク８１０〜８２５を持っており、バ
ンクサイクルタイム（あるバンクか一旦アクセスされて
から、次に同一のバンクかアクセス可能となるまての時
間）は４Ｔて、＃Ｘのメモリポートはｍｏｄ８かｘ（８
て除した剰余かＸ）であるアドレスのデータ転送を受は
持ち、＃Ｘのバンクはｍｏｄ１６かｘ（１６て除した剰
余かＸ）のアドレスか割り当てられているものとする。

リストアドレス・バッファ１２０はアドレス要素部とＶ
ピット部から構成されており、アドレス要素部は＃０〜
＃３のアドレス要素４個分の記憶ワード（以後、アドレ
ス要素ワードと呼ぶ）１６エントリ、■ヒツト部はその
アドレス要素ワード内のアドレス要素＃それぞれに対応
した有効ヒツト（以下、Ｖビットと呼ぶ）４ヒツトＶＯ
〜Ｖ３を含むワード（以後、Ｖビット・ワードと呼ぶ〉
１６エントリよりなり、両方ともリートおよびライトの
同時動作か可能で、アドレスはリード、ライト共両方に
共通である。また、アドレス要素部は各アドレス要素個
別にストローブ可能て、アドレス要素ワード内てあれば
アドレス要素単位て部分書込み可能であり、Ｖビシ１部
は、−旦リートされるとそのアドレスの４ヒツトは全て
リセットされ、ライトに関しては４ヒツト個別にセット
指定可能であるものとする。なお、アドレス要素部はレ
ジスタ・ファイル、■ヒフ１部は通常のランダム・ロジ
ック等により容易に構成可能である。リートアドレス・
カウンタ８３０は、リストアドレス・バッファ１２０に
対し読出しアドレスを指定し値Ｏ〜１５を巡回的にカウ
ントするように機能するか、メモリポート競合（後述）
時にはアドレス要素ワード内の各アドレス要素を複数回
に分けて処理するので、これを待ち合わせるためにホー
ルト状態となる。ライトアドレス・カウンタ９３０は、
リストアトレス・バッファ１２０に対し書込みアドレス
の指定し、値Ｏ〜１５を巡回的にカウントする様に機能
するか、カウントアツプのタイミングは線６３１からの
メモリリクエストの不許可履歴信号（後述）と、線５５
１からのアドレス要素ワード内処理終了信号（後述）に
より指示を受ける。レジスタ８４０はリストアトレス・
バッファ１２０のアドレス要素部より読出されたアドレ
ス要素をＡステージて保持するレジスタてあり、メモリ
ポート競合（後述）時には保持しているアドレス要素を
複数回に分けて処理するためにホールト状態となる。レ
ジスタ８５０，８６０はレジスタ８４０にて保持されて
いるＡステージのアドレス要素をそれぞれ線８４１およ
び線８５１を介してＢ、Ｃステージにて順次受けるレジ
スタである。セレクタ９２０は、リストベクトル処理開
始前に、初期アドレス要素データをリストアトレス・バ
ッファ１２０のアドレス要素部にロートするためのバス
９２１と、リストベクトル処理開始後、リストアトレス
・バッファ１２０のアドレス要素部より読出されたアド
レス要素をレジスタ８４０．８５０を経て再びリストア
ドレス・バッファ１２０のアドレス要素部に保持し直さ
せるためのバス８５１のどちらかを選択し、リストアド
レス・バッファ１２０のライトデータ入力線へ接続する
セレクタである。セレクタ・アレイ８７０はレジスタ８
６０に保持されている＃Ｏ〜＃３の４個のアドレス要素
の内の何れか１個を選択てきる、それぞれ独立動作可能
な８個の４ウエイのセレクタを内部に有する。バンクビ
ジー・チエツク部１３０は、過去にアクセスされたバン
クアドレスを登録してバンクサイクルタイム分の期間保
持し、アドレス要素を線１２１より、Ｖビットを線１２
２より受け、アクセスしようとしている（Ｖビットか１
′のアドレス要素の）アドレスのバンクかビジーである
か否かをチエツクするもので、同時に最大４個まてのア
ドレスについてバンクとシーか否かのチエツクか可能で
、かつ同時に最大４個まてのバンクアドレスの登録か可
能である。バンクフリー・インジケータ８８０はバンク
ビジー・チエツク部１３０のチエツク結果をＢステージ
て保持するものて、４ビツトのレジスタにより構成され
、各ヒツトはアドレス要素ワード内の４個のアドレス要
素に対応している。リクエスト生成部１４０は、ハンダ
フリー・インジケータ８８０からのバンクビジー・チエ
ツク結果と、実行制御部９００　（後述）からの処理対
象アドレス要素情報と、レジスタ８５０からの各アドレ
ス要素のポートアドレス情報を受け、各メモリポート８
００〜８０７対応のメモリリクエストを生成する。リク
エストレジスタ８９０は、リクエスト生ｔｃ　１ｉＲ１
１４０で生成されたメモリリクエストを線６２１を介し
て受け、メモリポート８００〜８０７に対し、それぞれ
ビットＲＱＯ〜ＲＱ７によりＣステージのメモリリクエ
ストを保持する。書き戻し制御部９１０は、リクエスト
生成部１４０からのメモリリクエスト抑止情報と、実行
制御部９００（後述）からの処理対象アドレス要素情報
を受け、メモリリクエストの抑止されたアドレス要素を
リストアトレス・バッファ！２０のアドレス要素部へ書
き戻すべく、アドレス要素部のストローブとＶビット都
のセット信号を制御する。実行制御部９００はリストア
トレス・バッファ１２０のアドレス要素部より各アドレ
ス要素のメモリポート・アドレスを、７１９１部よりＶ
ビットを受け、メモリポートの競合を加味し、処理対象
アドレス要素を選定し、リクエスト生成部１４０と書き
戻し制御部９１０に通知し、また、アドレス要素ワード
内のアドレス要素全ての処理（メモリリクエストもしく
は書き戻し）か終了するタイミングをＡ、８両ステージ
にて検出し、前者はリートアドレス・カウンタ８３０．
レジスタ８４０にホールド指示、後者はライトアドレス
・カウンタ９３０にカウントアツプタイミングとして通
知する。以上か各部の概略説明であるか、以下の動作説
明の都合上、さらに必要に応し詳細に説明する。リスト
アドレス・バッファ１２０の７１９１部は、その１６工
ントリ×１ビツト分を分担するＶビット・バッファ４個
て構成されている。Ｖビット・バッファは、第２図に示
すように、内部に１６個のフリップフロップ２１０〜２
２５と、デコーダ２３０，２４０　（２３０はイネ−フ
ル入力付き）と、１６ウエイのセレクタ２５０を有して
いる。フリップフロップ２１０〜２２５は第３図の制御
信号を持つ形式のものであり、リート動作については＠
２０１よりリートアドレスを受はデコーダ２４０により
デコートし、セレクタ２５０を制御してそのアドレスに
割り当てられたフリップフロップの出力を選択すると同
時に、そのフリップフロップをリセットするように動作
し、ライト動作については＆Ｉ２０２よりライトアドレ
スを、線２０３よりセット指示信号を受け、デコーダ２
３０によりライトアドレスをデコートし、セット指示信
号か有効となった時点てデコーダ２３０にデコート結果
を出力し、そのアドレスに割り当てられたフリップフロ
ップをセットする様に動作するものである。リストアト
レス・バッファ１２０の７１９１部は上記のＶビット・
バッファ４個を第４図のように接続して構成されている
。なお、リード動作とライト動作の同時動作が可能であ
る。実行制御＠９００は、第５図に示すように、Ａステ
ージのアドレス要素ワード（レジスタ８４０に保持され
ている）内の未処理アドレス要素を示し、４ビツトのｖ
ビットＶＡＯ〜ＶＡ３（アドレス要素＃０〜＃３に対応
する）より威るＡステージのＶビットレジスタであるＶ
ＡＲ５１０と、Ａステージのアドレス要素間において、
同一メモリポートからメモリアクセスを行うアドレス要
素に対し優先制御（アドレス要素＃の若い順に処理する
）をし１次に処理するアドレス要素を決定して線５２１
に出力する優先ロジック５２０と、その出力をＢステー
ジでそのまま受けるＶＰＢＲ５４０と、アドレス要素ワ
ード内処理の終了を検出し、線５３１に出力する比較器
５３０と、その検出情報をＢステージで保持する１ビツ
トのフリップフロップよりなるエンド・インジケータ５
５０を内部に墳している。ここで、優先ロッジク５２０
の出力はアドレス要素ワード内で次に処理するアドレス
要素を示す、４ビツトのＶビットＶＰＡＯ〜■ＰＡ３　
（アドレス要素＃０〜＃３に対応する）であり、ＶＰＢ
Ｒ５４０はそれを内部の４ｖビツトｖｐＢＯ〜ＶＰＢ３
に受けるＢステージのＶビットレジスタである。表１〜
表４は優先ロジック５２０の論理機能を示している。同
一アドレス要素ワード内では、メモリポートか競合した
場合は最若番のアドレス要素が優先されるように構成さ
れている。表１〜表４はそれぞれのアドレス要素（＃０
〜３）につき、自分より若番のアドレス要素が自分と同
一のメモリポートを持っているかどうか調べ、持ってい
ないときに線５２１の対応ビットを真とすることを示し
ている。

表１ 表３ 表２ 表４ 但し、−はｄｏｎ’ｔ　ｃａｒ気Ｐｉ、Ｐ２．Ｐ３は互
いに異なるものとする。

比較器５３０は、優先ロジック５２０か出力している次
に処理するアドレス要素と、　ＶＡＲ５１０に保持され
ている未処理アドレス要素か一致したことを検出するこ
とによりアドレス要素ワード的処理の終了を検出して線
５３１に出力するが、ＶＡＲ５１０はこれを受けて次の
アドレス要素ワードのＶビットをリストアドレス・バッ
ファ１２０のＶビットより取り込むよう動作する。一方
、比較器５３０で終了が検出されないケースは、Ａステ
ージのアドレス要素ワード中に処理して、なお未処理の
アドレス要素が残ることを意味し、その場合、ＶＡＲ５
１０中の次に処理するアドレス要素に対応したＶビット
を、線５２１上の優先ロジック５２０の出力を用いて個
別にリセットする。

リクエスト生成１１１４０は第６図に示すように、メモ
リリクエスト許可ロジック６１０とメモリリクエスト生
成ロジック６２０とリクエスト・サプレス履歴インジケ
ータ６３０を内部に有している。メモリリクエスト許可
ロジック６１０はバンクチエツク結果を線６０１より、
ＶＰＢＲ５４０の出力（今から処理しようとしているア
ドレス要素ワード中のアドレス要素を示すＶビット）を
線６０２より受け、全ての処理対象アドレス要素につい
てバンクフリーか否かを検出し、もし全部かバンクフリ
ーならば線６１１を真（線６１２を偽）とし、線６１３
〜６１６の処理対象アドレス要素位置（アドレス要素＃
０〜＃３の順に対応〉を真とする様動作し、もし１！で
もバンクフリーでない（即ち、バンクビジー）アドレス
要素が有れば、線６１１を偽（線６１２を真）とし、線
６１３〜６１６を全て偽とする様動作する。つまり線６
１１上の信号は代表メモリリクエスト許可信号であり、
線６１３〜６１６上の信号はアドレス要素単位のメモリ
リクエスト許可信号ということになる。メモリリクエス
ト生成ロジック６２０は、線６０３より今から処理しよ
うとしている各要素アドレス（＃０〜＃３）の下位３ビ
ツト（メモリポート・アドレス）を受け、それぞれをイ
ネーブル入力付きデコーダ６４０〜６７０にてデコード
し、それらの４組のデコード結果各８ビット間で対応す
る４ビット同士で論理和をとり、線６２１を介してそれ
ぞれ各メモリポートへメモリリクエストとして送出する
か、各デコータ共メモリリクエスト許可ロジック６１０
から、アドレス要素単位のメモリリクエスト許可信号を
線６１３〜６１６よりそれぞれのイネーブル入力に受け
ており、許可されたアドレス要素のメモリリクエストの
み真となるものである。最終的には各メモリポートへの
リクエストは４つのデコーダの対応出力の論理和をとっ
たものとして出力しているが、メモリポートが競合した
時は老番のアドレス要素のデコーダのイネーブルが偽と
なり、論理和入力は高々１個のみ真とならない。リクエ
スト・サプレス履歴インジケータ６３０は線６１２上の
信号が真という条件でセット、線６０４上の信号が真と
いう条件でリセット（リセット優先）されるが、線６０
４にはエンド・インジケータ５５０の出力が入力される
。つまりリクエスト・サプレス履歴インジケータ５５０
は、−旦メモリリクエストの送出が不許可（書き戻しが
発生）にされた時点で点灯し、アドレス要素ワード内の
アドレス要素全ての処理か終了した時点で消灯するもの
である。線６３１は線６１２上の信号とリクエスト・サ
プレス履歴インジケータ５５０の出力の論理和をとった
信号か出力されているか、これは現在処理中のアドレス
要素・ワード内てメモリリクエストの不許可の履歴の有
無を示す信号である。ライトアドレス・カウンタ９３０
は、第７図に示すように、線７０３よりストローブ可能
なカウンタであるが、ストローブのタイミングは！＆１
７０１上のリクエスト・サプレス履歴インジケータ６３
０の点灯時（書き戻し発生）、線７０２上のエンド・イ
ンジケータ５５０か点灯したタイミングでカウントアツ
プされる（リクエスト・サプレス履歴インジケータ６３
０はこの時点て消灯する）、書き戻し制御部９１０は第
８図に示すように単純なロジックで構成され、リストア
トレス・バッファ１２０のアドレス要素対応のストロー
ブ（アドレス要素郁、ｖビット部共通）を生成するか、
線８０１よりＶＰＢＲ５４０の出力（Ｂステージの処理
対象アドレス要素のＶビット）を受け、線８０２からの
メモリリクエスト不許可報告（書き戻し指示）によりＶ
ＰＢＲ出力を有効とし、線８０３に送出する様に論理が
構成されている９以上、必要に応じ各部を詳細に説明し
たか、装置は上記説明の他、リストアドレス・バッファ
１２０に初期アドレス要素をロートする制御機能、およ
びアドレス要素処理開始時に名制御部をイニシャライズ
してスタートさせる機能と全アドレス要素処理の終了を
検出し、各制御部を停止させる機能を持つか、本発明と
は何等関係を持たず、また、構成するに際しても全く困
難さを伴わないので省略した。

次に、本実施例の動作を説明する。

まず、セレクタ９２０で線９２１の側を選択し、適当な
制御によりリストアドレス・バッファ１２０のアドレス
要素部に初期アドレス要素をロードし、Ｖピット部に初
期Ｖビット・ワードを設定し、各部をイニシャライズす
る（８４０　、８５０８６０．８８０，８９０，５１０
，５４０．５５０　。

６３０．８３０，９３０を全てクリアする）、ここて、
ロードされたアドレス要素を表５に示す。

表５ 次に、アドレス要素の処理に移行するが、バンク８１０
〜８２５　（＃０〜＃１５のバンク）は全てフリー状態
（あるものとする、木＠援は先に説明した通り、パイプ
ライン動作するが、分かり易さのため、アドレス要素ワ
ード単位の処理を先頭から順に説明する。まず、リード
アドレス・カウンタ８３０は番地０をアドレス指定し、
リストアドレス・バッファ１２０のアドレス要素部より
アトレス要素をレジスタ８４０へ、■ピット部よりＶビ
ットをＶＡＲ５１０へ読出す（この時番地０のＶビット
はリセットされる）、ここで、ＶＡＯ〜ＶＡ３＝　’１
１１１’　て、＃０〜井：１７）７トレス要素メモリポ
ート・アドレスはそれぞれ＃１゜＃３．＃４．＄６で、
何れも異るので、優先ロッジ５２０の出力５２１は１１
１１’となり、比較器５３０の出力５３１は真となる。

一方、バンクビジー・チエツク部１３０でそれぞれのア
ドレス要素に対応するバンクの状態をチエツクするが、
バンクは全てフリー状態なので当然バンクフリー・イン
ジケータ８８０へは“１１１１’が出力される。リクエ
スト生成部１４０ではこれらを受け、処理対象アドレス
要素か＃０〜＃３でバンクフリー・インジケータ８８０
か°１１１１’であるのを見てメモリリクエスト許可ロ
ジック６１０は線６１１を真とし、バンクビジー・チエ
ツク部１３０に＃０〜＃３のアドレス要素に対応したバ
ンクアドレスを登録させ、セレクタ・アレイ８７０はＣ
ステージのアドレス要素を保持しているレジスタ８６０
より各アドレス要素を受は取り、該当するメモリポート
（即ち、要素＃０〜＃３に対し、＃１．＃３．＃４．＃
６）を接続する。これにて、まず最初のアドレス要素ワ
ードの処理が終了した。

次に、二番目のアドレス要素ワードの処理の説明をする
。まずリードアドレス・カウンタ８３０（前アドレス要
素ワードの読出しの直後にカウントアツプされている。

）は番地Ｉをアドレス指定し、リストアドレス・バッフ
ァ１２０のアドレス要素部よりアドレス要素をレジスタ
８４０へ、Ｖピット部よりＶビットをＶＡＲ５１０へ読
出すくこの時番地１のＶビットは全てリセットさｆｉル
）、ココテ、ＶＡＯ〜ＶＡ３＝　’１１１１’で、＃０
〜＃３のアドレス要素のメモリポート・アドレスはそれ
ぞれ＃２．＃２、＃６．＃６で＃０と＃１および＃２と
＃３が一致しているので、優先ロジック５２０の出力５
２１は１０１０となり、比較器５３０の出力５３１は偽
となり次タイミングＴＶＡＲ５１０（７）ＶＡＯ，ＶＡ
２をリセットし、リードアドレス・カウンタ８３０とレ
ジスタ８４０をホールド状態とする。一方、バンクビジ
ー・チエツク部１３０てそれぞれのアドレス要素に対応
するバンクの状態をチエツクするか、ビジーのバンクは
＃１．＃Ｘ　１．＃４．＃６てあり（この時点ては未登
録だかバンク登録される可能性か有るのでビジー扱いす
る）、バンクフリー・インジケータ８８０へは１１１１
’か出力される。リクエスト生成部１４０ではこれらを
受け、処理対象アドレス要素か＃Ｏ，＃２でバンクフリ
ー・インジケータ８８０が“１１１１′であるのを見て
メモリリクエスト許可ロジック６】０は線６１１を真と
し、バンクビジー・チエツク部１３０に＃Ｏ，＃２のア
ドレス要素に対応したバンクアドレスを登録させ、セレ
クタ・アレイ８７０はＣステージのアドレス要素を保持
しているレジスタ８６０より各アドレス要素を受は取り
、該当するメモリポート（即ち、要素＃Ｏ，＃２に対し
、＃２．＃６）を接続する０次に、同一アドレス要素内
の残りのアドレス要素について、ＶＡＯ〜ＶＡ３．＝　
’０１０ｉ’Ｔあり、＃１と＃、Ｍ）７’トレス要素の
メモリポート・アドレスは異るのて５優先ロジツク５２
０の出力５２１は“０１０１’となり、比較器５３０の
出力５３１は真となりリードアドレス・カウンタ８３０
とレジスタ８４０のホールトを解除すると共に、次タイ
ミングてエンド・インジケータ５５０を点灯させる。一
方、バンクビジー・チエツク６１３０でそれぞれのアド
レス要素に対応するバンクの状態をチエツクするか、＃
１．＃３のバンクが両方共ビジーであり、バンクフリー
・インジケータ８８０へは’ｏｏｏｏ’が出力される。

リクエスト生成部１４０てはこれらを受け、処理対象ア
ドレス要素か＃１．＃３てバンクフリー・インジケータ
８８０か０１００’であるのを見てメモリリクエスト許
可ロジックは線６１１を偽（６１２を真）とし、バンク
ビジー・チエツク部１３０には何れのバンクアドレスの
登録も指示しない、一方、書き戻し制御部９１０では線
６１２によりメモリリクエストが不許可になったという
報告を受けるとバターン゛０１０１’のストローブな発
生させ、リストアトレス・バッファ１２０のライトアド
レス・カウンタ９３０の指示しているアドレスである番
地Ｏのアドレス要素部に＃１．＃３のアドレス要素を書
込み、■ビシ１部のＶｌ、Ｖ３をセットする。さらに、
ライトアドレス・カウンタ９３０は線６３１が真（現在
のアドレス要素ワード内処理において書き戻し処理があ
った）で、かつ、エンド・インジケータ５５０の出力５
５１が真（現在のアドレス要素ワード処理が終了した）
であることを受け、次の書き戻し処理に備え次のタイミ
ングでカウントアツプされる０以上で二番目のアドレス
要素ワードの処理か終了した。

次に、三番目のアドレス要素ワードの処理の説明をする
。まず、リードアドレス・カウンタ８３０（前アドレス
要素ワードの読出しの直後にカウントアツプされている
。）は番地２をアドレス指定し、リストアドレス・バッ
ファ１２０のアドレス要素部よりアドレス要素をレジス
タ８４０へ、Ｖビシ１部よりＶビットをＶＡＲ５１０へ
読出す（この時番地１のＶビットは全てリセットされる
）。こ、：？ＶＡＯＮＶＡ３＝　’１１１１’　？、＃
０〜＃３のアドレス要素のメモリポート・アドレスはそ
れぞれ＃６．＃０．＃Ｏ，＃６て、＃０と＃３および＃
１と＃２が一致しているので、優先ロジック５２０の出
力５２１は１１００　となり、比較器５３０の出力５３
１は偽となり次タイミングでＶＡＲ５１０（７）ＶＡＯ
，ＶＡＩをリセットし、リードアドレス・カウンタ８３
０とレジスタ８４０をホールド状態とする。一方、バン
クビジー・チエツク部１３０でそれぞれのアドレス要素
に対応するバンクの状態をチエツクするが、ビジーのバ
ンクは＃１．＃１１．＃４、＃６．＃２、＃１４．＃１
０であり（＃ｌＯはこの時点では未登録だがバンク登録
される可能性が有るのでビジー扱いする）バンクフリー
・インジケータ８８０へは°０１００°が出力される。

リクエスト生成部１４０ではこれらを受け、処理対象ア
ドレス要素が＃Ｏ，＃１でバンクフリー・インジケータ
８８０が０１００’であるのを見てメモリリクエスト許
可ロジック６１０は線６１１を偽（線６１２を真）とし
、バンクビジー・チエツク部１３０には何れのバンクア
ドレスの登録も指示しない。一方、書き戻し制御部９１
０ては線６１２Ｃよりメモリリクエストが不許可になっ
たという報告を受けるとパターン“１１００°のストロ
ーブを発生させ、リストアドレス・バッファ１２０のラ
イトアドレス・カウンタ９３０の指示しているアドレス
である番地１のアドレス要素部に＃Ｏ，＄１のアドレス
要素を書込み、Ｖビシ１部のＶＯ，Ｖｌをセットする０
次に、同一アドレス要素内の残りのアドレス要素につい
て、ＶＡＯ〜ＶＡ３＝“００１１°てあり、＃２と＃３
のアドレス要素のメモリポート・アドレスは異るので、
優先ロジック５２０の出力５２１は００１１゜となり、
比較器５３０の出力５３１は真となりリードアドレス・
カウンタ８３０とレジスタ８４０のホールドを解除する
と共に　次タイミングでエンド・インジケータ５５０を
点灯させる。一方。

バンクビジー・チエツク部１３０でそれぞれのアドレス
要素に対応するバンクの状態をチエツクするか、＃２．
＄３のバンクが両方共ビジーであり、バンクフリー・イ
ンジケータ８８０へは’ｏｏｏｏ”が出力される。リク
エスト生成部１４０てはこれらを受け、処理対象アドレ
ス要素が＃２．＃３でバンクフリー・インジケータ８８
０がｏｏｏｏ’であるのを見てメモリリクエスト許可ロ
ジック６１０は線６１１を偽（６１２を真）とし、バン
クビジー・チエツク部１３０には何れのバンクアドレス
の登録も指示しない。

方、書き戻し制御部９１０ては線６１２によりメモリリ
クエストか不許可になったという報告を受けるとパター
ン゛００１１’のストローブな発生させ、リストアトレ
ス・バッファ１２０のライトアドレス・カウンタ９３０
の指示しているアドレスである番地１のアドレス要素部
に＃２．＃３のアドレス要素を書込み、Ｖビシ１部のＶ
２．Ｖ３をセットする。さらに、ライトアドレス・カウ
ンタ９３０はリクエスト・サプレス履歴インジケータ６
３０の出力６３１が真（現在のアドレス要素ワード内処
理において書き戻し処理があった）で、かつエンド・イ
ンジケータ５５０の出力５５１が真（現在のアドレス要
素ワード処理が終了した）であることを受け、次の書き
戻し処理に備え次のタイミングでカウントアツプされる
。以上で三番目のアドレス要素ワードの処理が終了した
。

以上、最初から三番目までのアドレス要素ワードの処理
を示したか、これらはパイプライン処理され時間的にオ
ーバラップして処理される。以後同様にこれ以降のアド
レス要素ワードも処理されるか、リードアドレス・カウ
ンタ８３０とライトアドレス・カウンタ９３０は番地１
５から番地０へ巡回し、全てのアドレス要素についてメ
モリリクエストされるまで処理は続けられる。この様子
を第９図に示す。また、この時点でのリストアドレス・
バッファ１２０の内容を表６に示す。

表６ ［発明の効果］ 以上説明したように本発明は、リストベクトルの各アド
レス要素をアクセスする際、各要素のアドレス情報をバ
ッファに保持した状態で、順次取り出し、アドレス情報
に対応するバンクがアクセス可能状態か否かを検査し、
アクセス可能であるなら直ちにアクセスを行い、アクセ
ス可能でないならば、そのアドレスをバッファに再書込
みし。

そのアクセスを後回しにして次の要素のアドレスの処理
に移行するという動作を繰り返すことにより、バッファ
の再利用を図り、追い越し処理時のアドレス退避用のバ
ッファを不要とし、かつ、条件分岐の殆ど無い制御シー
ケンスで、バンクビジーの頻発する環境下においてもバ
ンクビジーによる影響が最小限に抑えられ、結果として
高いリストベクトル処理のスループットを確保すること
が可能となるという効果が有り、また、アドレス要素読
出し・・・バンクビジー検査・・・メモリリクエスト（
バンクビジーの場合は再書込み）という各動作をパイプ
ライン処理することが非常に簡単に実現でき、結果とし
てリストベクトル処理のスルーブツト向上か一段と容易
となる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ処理装置の構成図、
第２図は第１図のリストアドレス・バッファ１２０の、
Ｖピット部１ビット巾分を構成することができるＶビッ
ト・バッファを示す図、第３図は第２図のＶビット・バ
ッファで、■ビットを記憶するのに使用されているフリ
ップ・フロップ１ビット分の制御信号を示す図、第４図
はリストアドレス・バッファ１２０のＶピット部を第２
図のＶビット・バッファを用いて構成した図、第５図は
第１図の実行制御部９００を詳細に示す図、第６図は、
第１図のリクエスト生成部１４０を詳細に示す図、第７
図は、第１図のライトアドレス・カウンタ９３０を詳細
に示す図、第８図は、第１図の書き戻し制御部９１０の
論理構成を詳細に示す図、第９図は本実施例の動作を示
すタイムチャート、第１０図は本発明のデータ処理装置
の概略構成図、第１１図は、その制御の流れ図、第１２
図は従来のデータ処理装置の概略構成図、第１３図はそ
の制御の流れ図である。 １１０−・・主記憶装置 １２０・・・リストアドレス・バッファ１３０−・・バ
ンクビジー・チエツク部１４０・・・リクエスト生成部 ２１０〜２２５−・・フリップ・フロップ２３０．２４
０−・・デコータ ２５０−・・セレクタ ５１０−・・ＡステージのＶビットレジスタＶＡＲ５２
０−・・優先ロジック ５３０・・・比較器 ５４０−・・優先ロジック５２０の出力をＢステージで
そのまま受けたレジスタ、 ５５０−・・エンド・インジケータ ６１０−・・メモリリクエスト許可ロジック６２０−・
・メモリリクエスト生成ロジック６３０−・・リクエス
ト・サプレス履歴インジケータ ８００〜８０７−・・メモリポート ８１０〜８２５・・・バンク ８３０−・・リードアドレス・カウンタ８４０．８５０
，８６０−・・レジスタ８７０−・・セレクタ・アレイ ８８０・・・バンクフリー・インジケータ８９０・・・
リクエストレジスタ ９００−・・実行制御部 ９２０−・・セレクタ

Claims (1)

1. 【特許請求の範囲】 １、複数個のバンクを持つ記憶装置と、 該記憶装置に対する複数個のアドレス情報をアドレス要
   素とするベクトルデータ形アドレスを保持するアドレス
   情報保持手段と、 該アドレス情報保持手段よりアドレス情報を受け、アド
   レスを生成し、前記記憶装置に送出するアドレス生成手
   段と、 前記記憶装置に対するリクエストを生成するリクエスト
   生成手段と、 アドレス要素を前記アドレス情報保持手段より取り出し
   、該アドレス要素により指定されるバンクがアクセス可
   能状態に有るか否かを検査し、アクセス可能状態であれ
   ば、前記リクエスト生成手段に前記記憶装置手段に向け
   てリクエストを送出させ、アクセス可能状態でなければ
   、前記リクエスト生成手段にリクエストの送出を抑止さ
   せると同時に、当該アドレス要素を、前記アドレス情報
   保持手段の、該アドレス情報保持手段に保持中の該時点
   での最終読出しアドレス要素の次に読出されるべき位置
   に保持し直させ、新たな最終読出しアドレス要素とする
   バンク状態監視手段とを有するデータ処理装置。