CN103811318B - 一种半导体器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制备方法，所述方法包括：提供半导体衬底；在所述衬底上形成介质层和硬掩膜层；图案化所述介质层和所述掩膜层，以形成开口，露出所述衬底；在露出的衬底上形成栅极介电层；在所述衬底上沉积第一栅极材料层，以覆盖衬底；在所述第一栅极材料层上形成栅极绝缘层；在所述栅极绝缘层上沉积第二栅极材料层并平坦化，停止于所述硬掩膜层；在所述衬底上沉积第三栅极材料层，以形成栅极叠层；图案化所述栅极叠层至所述衬底，以形成栅极结构，同时在所述第一栅极材料层和所述栅极介电层的侧壁上形成偏移侧壁。通过所述栅极绝缘层的设置很好的解决了现有技术中对源漏进行深度离子注入时（Deep Drain Doping，DDD）引起源漏漏电的问题。

Description

一种半导体器件及其制备方法
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法。
背景技术
集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。
半导体制备工艺更加成熟，目前在制备半导体器件时通常是在半导体衬底上形成栅极结构以及栅极间隙壁，然后进行源漏注入，形成源漏区，为了是制备得到的器件具有更好的性能，可以在源漏注入时选用源漏深度注入（Deep Drain Doping，DDD），以使源漏区中离子注入的深度更大，如图1所示，在该过程中选用较大能量进行离子注入，以在所述衬底底部形成源漏，同时在形成深度较大的源漏后还需要采取技术首选以降低衬底中的结电容（junction capacitance），通过所述方法制备得到的器件存在其他的问题，例如如图1所示，由于所述源漏注入的深度较大，注入能量较高，部分离子会穿过栅极和栅氧化层进入沟道区，在源漏间造成源漏漏电（source to drainleakage），从而造成器件的损坏。
因此，现有技术中虽然通过源漏深度注入（Deep Drain Doping，DDD）可以在一定程度上提高器件的性能，但是也带来很多问题，例如源漏漏电等，使器件的稳定性、性能以及器件的良率受到影响，因此，需要对目前的器件以及制备方法进行改进，以消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制备方法，包括：
提供半导体衬底；
在所述衬底上形成介质层和硬掩膜层；
图案化所述介质层和所述硬掩膜层，以形成开口，露出所述衬底；
在露出的所述衬底上形成栅极介电层；
在所述衬底上沉积第一栅极材料层，以覆盖所述衬底；
在所述第一栅极材料层上形成栅极绝缘层；
在所述栅极绝缘层上沉积第二栅极材料层并平坦化，停止于所述硬掩膜层；
在所述衬底上沉积第三栅极材料层，以形成栅极叠层；
图案化所述栅极叠层至所述衬底，以形成栅极结构，同时在所述第一栅极材料层和所述栅极介电层的侧壁上形成偏移侧壁。
作为优选，热氧化所述第一栅极材料层，以形成所述栅极绝缘层。
作为优选，所述栅极绝缘层为SiO2。
作为优选，所述方法还包括以下步骤：
对所述衬底进行LDD注入，以进行轻度掺杂；
在所述栅极结构上形成栅极间隙壁，然后进行深度大的源漏注入，以形成源漏区。
作为优选，所述介质层为SiO2。
作为优选，所述硬掩膜层为SiN。
作为优选，所述第一栅极材料层为多晶Si。
作为优选，所述第二栅极材料层为多晶Si。
作为优选，所述第三栅极材料层为多晶Si。
作为优选，所述栅极介电层为SiO2。
作为优选，图案化所述栅极叠层的方法为：
在所述栅极叠层上形成图案化的光刻胶层，以所述图案化的光刻胶层为掩膜蚀刻所述栅极叠层，以形成栅极结构，同时形成所述偏移侧壁，所述偏移侧壁和所述栅极介电层将所述第一栅极材料层包围。
本发明还提供了一种半导体器件，包括：
半导体衬底；
栅极结构，位于所述半导体衬底上，其中所述栅极结构包括栅极介电层以及位于所述栅极介电层上的栅极材料层，其中所述栅极材料层中含有嵌入到所述栅极材料层中的栅极绝缘层；
源漏区，位于所述栅极结构两侧的衬底上，其中所述源漏区具有深度大的离子掺杂区域。
作为优选，所述栅极绝缘层位于所述栅极材料层的中间部位。
作为优选，所述栅极绝缘层为SiO2。
作为优选，所述栅极材料层为多晶Si。
作为优选，所述栅极介电层为SiO2。
本发明提供了一种半导体器件及其制备方法，通过所述方法制备得到的器件中栅极包括栅极介电层以及位于所述栅极介电层上的栅极材料层，其中所述栅极材料层中含有嵌入到所述栅极材料层中的栅极绝缘层，所述栅极绝缘层将位于该栅极绝缘层上的所述栅极材料层包围，通过所述栅极绝缘层的设置很好的解决了现有技术中对源漏进行深度离子注入时（Deep DrainDoping，DDD）引起源漏漏电的问题，而且所述工艺过程简单易控，进一步提高了半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1为现有技术中半导体器件的结构示意图；
图2-12为本发明中制备半导体器件的过程示意图；
图13为本发明中制备半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述半导体器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
下面结合图2-12对本发明所述结型场效应晶体管的制备方法做进一步的说明：
参照图2，提供半导体衬底201，所述半导体衬底可以是以下所提到的材料中的至少一种：绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选绝缘体上硅（SOI），所述绝缘体上硅（SOI）包括从下往上依次为支撑衬底、氧化物绝缘层以及半导体材料层，其中所述顶部的半导体材料层为单晶硅层、多晶硅层、SiC或SiGe。由于SOI被制成器件有源区下方具有氧化物绝缘层，该氧化物绝缘层埋置于半导体基底层，从而使器件具有更加优异的性能，但并不局限于上述示例。
继续参照图2，在所述衬底上形成介质层202和硬掩膜层203；具体地，在所述衬底依次上沉积介质层202和硬掩膜层203，其中所述介质层为氧化物层，具体地，可以为氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。在本发明中优选为氧化硅(SiO2)。
其中，所述硬掩膜层203氮化物层，优选为SiN，所述硬掩膜层的沉积方法可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。
参照图3，图案化所述介质层和所述硬掩膜层，以形成开口，露出所述衬底；
具体地，在所述硬掩膜层上形成图案化的光刻胶层，然后蚀刻所述介质层和所述硬掩膜层，在本发明中选用干法蚀刻，所述干法蚀刻中选用CF4、CHF3、C4F8或C5F8气体，另外还可以加上N2、CO2、O2中的一种作为蚀刻气氛，其中所述气体的流量为20-100sccm，优选为50-80sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s，此外所述干法蚀刻选用Ar作为稀释气体。
参照图4，在露出的所述衬底上沉积栅极介电层205；
具体地，所述栅极介电层205可以为氧化硅(SiO2)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。对氧化硅执行氮化工艺可形成氮氧化硅，其中，所述氮化工艺可以是高温炉管氮化、快速热退火氮化或等离子体氮化，当然，还可以采用其它的氮化工艺，这里不再赘述。在本发明中优选为氧化硅(SiO2)。
继续参照图4，在所述栅极介电层上沉积第一栅极材料层204，以覆盖所述衬底；
在所述衬底上外延生长第一栅极材料层204，其中，所述第一栅极材料层为单晶硅层、多晶硅层、SiC或SiGe，在本发明中优选为硅层，所述半导体材料层可以选用减压外延、低温外延、选择外延、液相外延、异质外延以及分子束外延，在本发明中优选选择外延，在进行外延生长过程中所述硅材料层或者多晶硅材料层仅在所述半导体材料层上生长，而不会在所述掩膜层上外延，使该过程更加简单，避免了外延后去除硬掩膜层上材料层。
参照图5，在所述第一栅极材料层上形成栅极绝缘层；
具体地，高温氧化所述半导体材料层，形成栅极绝缘层206，在该步骤中控制氧化条件以形成较厚的氧化物层，以保护下面的半导体材料层。
在本发明中为了消除源漏漏电，在所述第一栅极材料层上形成栅极绝缘层，避免源漏之间的连通，从而实现上述目的。
作为优选，在该步骤中增加所述氧化的温度，延长所述氧化的时间，以形成足够厚的氧化物层，作为优选，所述氧化温度为1200℃以上，所述氧化时间为10-600s，更优选180-240s。
参照图6-7，在所述栅极绝缘层上沉积第二栅极材料层207并平坦化，停止于所述硬掩膜层；
首先，参照图6，在所述栅极绝缘层上沉积第二栅极材料层207，第二栅极材料层为单晶硅层、多晶硅层、SiC或SiGe，在本发明中优选为硅层，所述半导体材料层可以选用减压外延、低温外延、选择外延、液相外延、异质外延以及分子束外延，在本发明中优选选择外延。
参照图7，平坦化所述第二栅极材料层207，在本发明中优选化学机械平坦化（CMP），使所述第二栅极材料层和两侧的所述硬掩膜层具有同样高度，以获得平整的表面，用来形成栅极。
参照图8，在所述衬底上沉积第三栅极材料层208，以形成栅极叠层；
在所述栅极绝缘层上沉积第二栅极材料层208，第二栅极材料层为单晶硅层、多晶硅层、SiC或SiGe，在本发明中优选为硅层，所述半导体材料层可以选用减压外延、低温外延、选择外延、液相外延、异质外延以及分子束外延，在本发明中优选选择外延。
沉积所述第三栅极材料层后，结合所述第一、第二栅极材料层以及两侧的介质层、硬掩膜层一起形成栅极叠层。
参照图9，图案化所述栅极叠层至所述衬底，以形成栅极结构，同时在所述第一栅极材料层和所述栅极介电层的侧壁上形成偏移侧壁；
具体地，在所述栅极叠层上形成图案化的光刻胶层，以所述图案化的光刻胶层为掩膜蚀刻所述栅极叠层，以形成栅极结构，在本发明中所述图案化的光刻胶的宽度要大于所述第一栅极材料层的宽度，以保证在蚀刻所述栅极的同时在所述第一栅极材料层和所述栅极介电层的侧壁上形成偏移侧壁。
在该步骤中可以选用干法蚀刻所述栅极叠层，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s，优选为5-60s，更优选为5-30s。
参照图10，对所述衬底进行LDD注入，以进行轻度掺杂；
具体地，在本发明中通过低能量的注入P或者As以形成轻掺杂区，作为优选，还可以在所述栅极叠层上形成偏移侧壁，然后在执行LDD注入。
参照图11-12，在所述栅极结构上形成栅极间隙壁，然后进行深度大的源漏注入，以形成源漏区。
首先参照图11，形成包围栅极结构的间隙壁(spacer)；所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
在栅极的每个侧壁上形成间隙壁结构。间隙壁结构，包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。间隙壁结构可以具有不同的厚度，但从底表面开始测量，间隙壁结构的厚度通常为10到30nm。
作为示例，在半导体衬底上还可以形成有位于栅极结构两侧且紧靠栅极结构的间隙壁结构。其中，间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层。需要说明的是，间隙壁结构是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
参照图12，然后进行深度大的源漏注入，以形成源漏区；
具体地，对所述半导体材料层上进行源漏注入，其中在本发明中进行深度较大的双扩散漏（Deep Drain Doping，DDD），其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围。
在本发明中选用的掺杂能量为1000ev-30kev，优选为1000-10k ev，以保证其掺杂浓度能够达到5E17~1E25原子/cm3。
作为优选，在源漏注入后还可以进行退火步骤，具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。
作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。
本发明还提供了一种半导体器件，包括：
半导体衬底；
栅极结构，位于所述半导体衬底上，其中所述栅极结构包括栅极介电层以及位于所述栅极介电层上的栅极材料层，其中所述栅极材料层中含有嵌入到所述栅极材料层中的栅极绝缘层；
源漏区，位于所述栅极结构两侧的衬底上，其中所述源漏区具有深度大的离子掺杂区域。
本发明提供了一种半导体器件及其制备方法，通过所述方法制备得到的器件中栅极包括栅极介电层以及位于所述栅极介电层上的栅极材料层，其中所述栅极材料层中含有嵌入到所述栅极材料层中的栅极绝缘层，所述栅极绝缘层将位于该栅极绝缘层上的所述栅极材料层包围，通过所述栅极绝缘层的设置很好的解决了现有技术中对源漏进行深度离子注入时（Deep DrainDoping，DDD）引起源漏漏电的问题，而且所述工艺过程简单易控，进一步提高了半导体器件的性能和良率。
图13为本发明制备所述半导体器件的工艺流程图，包括以下步骤：
步骤201提供半导体衬底；
步骤202在所述衬底上形成介质层和硬掩膜层；
步骤203图案化所述介质层和所述掩膜层，以形成开口，露出所述衬底；
步骤204在露出的所述衬底上形成栅极介电层；
步骤205在所述衬底上沉积第一栅极材料层，以覆盖所述衬底；
步骤206在所述第一栅极材料层上形成栅极绝缘层；
步骤207在所述栅极绝缘层上沉积第二栅极材料层并平坦化，停止于所述硬掩膜层；
步骤208在所述衬底上沉积第三栅极材料层，以形成栅极叠层；
步骤209图案化所述栅极叠层至所述衬底，以形成栅极结构，同时在所述第一栅极材料层和所述栅极介电层的侧壁上形成偏移侧壁。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (16)

1.一种半导体器件的制备方法，包括：
提供半导体衬底；
在所述衬底上形成介质层和硬掩膜层；
图案化所述介质层和所述硬掩膜层，以形成开口，露出所述衬底；
在露出的所述衬底上形成栅极介电层；
在所述衬底上沉积第一栅极材料层，以覆盖所述衬底；
在所述第一栅极材料层上形成栅极绝缘层；
在所述栅极绝缘层上沉积第二栅极材料层并平坦化，停止于所述硬掩膜层；
在所述衬底上沉积第三栅极材料层，以形成栅极叠层；
图案化所述栅极叠层至所述衬底，以形成栅极结构，同时在所述第一栅极材料层和所述栅极介电层的侧壁上形成偏移壁。
2.根据权利要求1所述的方法，其特征在于，热氧化所述第一栅极材料层，以形成所述栅极绝缘层。
3.根据权利要求1所述的方法，其特征在于，所述栅极绝缘层为SiO2。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括以下步骤：
对所述衬底进行LDD注入，以进行轻度掺杂；
在所述栅极结构上形成栅极间隙壁，然后进行深度大的源漏注入，以形成源漏区，其中所述源漏注入的能量为1000ev-30kev。
5.根据权利要求1所述的方法，其特征在于，所述介质层为SiO2。
6.根据权利要求1所述的方法，其特征在于，所述硬掩膜层为SiN。
7.根据权利要求1所述的方法，其特征在于，所述第一栅极材料层为多晶Si。
8.根据权利要求1所述的方法，其特征在于，所述第二栅极材料层为多晶Si。
9.根据权利要求1所述的方法，其特征在于，所述第三栅极材料层为多晶Si。
10.根据权利要求1所述的方法，其特征在于，所述栅极介电层为SiO2。
11.根据权利要求1所述的方法，其特征在于，图案化所述栅极叠层的方法为：
在所述栅极叠层上形成图案化的光刻胶层，以所述图案化的光刻胶层为掩膜蚀刻所述栅极叠层，以形成栅极结构，同时形成偏移侧壁，所述偏移侧壁和所述栅极介电层将所述第一栅极材料层包围。
12.一种半导体器件，包括：
半导体衬底；
栅极结构，位于所述半导体衬底上，其中所述栅极结构包括栅极介电层以及位于所述栅极介电层上的栅极材料层，其中所述栅极材料层中含有嵌入到所述栅极材料层中的栅极绝缘层，所述栅极绝缘层将位于该栅极绝缘层上的所述栅极材料层包围；
源漏区，位于所述栅极结构两侧的衬底上，其中所述源漏区具有深度大的离子掺杂区域，其中所述离子掺杂区域的掺杂能量为1000ev-30kev。
13.根据权利要求12所述的器件，其特征在于，所述栅极绝缘层位于所述栅极材料层的中间部位。
14.根据权利要求12所述的器件，其特征在于，所述栅极绝缘层为SiO2。
15.根据权利要求12所述的器件，其特征在于，所述栅极材料层为多晶Si。
16.根据权利要求12所述的器件，其特征在于，所述栅极介电层为SiO2。
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