CN100477230C - 非易失性存储器及其制造方法 - Google Patents
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Abstract
本发明提供了一种非易失性存储器及其制造方法，降低了功耗，并防止绝缘层污染。该非易失性存储器包括：半导体衬底；隧穿氧化物层，形成在该半导体衬底的预定部分上；浮动栅，形成在该隧穿氧化物层上，该浮动栅具有沟槽结构；控制栅，形成在该浮动栅的沟槽结构内部；以及栅绝缘层，设置在该浮动栅和该控制栅之间。
Description
相关申请的交叉引用
本申请要求于2004年8月13日提交的韩国专利申请No.P2004-63869的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及非易失性存储器，更具体而言，涉及用于制造非易失性存储器的方法，其能够降低功耗和防止绝缘层污染。
背景技术
非易失性存储器的优势在于即使电源中断也不会丢失数据，这已经使得它们广泛应用于计算机BIOS芯片、机顶盒、打印机、网络服务器、数码相机、以及移动电话的数据存储中。在非易失性存储器中，电可擦除可编程只读存储器(EEPROM)装置能够从各个存储单元或通过扇区进行数据擦除操作。通过在漏区侧上产生沟道热电子，然后将其储存在浮动栅上，提高晶体管的阈电压，从而将EEPROM装置的单元晶体管编程，且通过在浮动栅和源区/衬底之间产生高压电势，然后使储存的沟道热电子放电，降低阈电压，从而擦除EEPROM装置的单元晶体管。
同时，闪存是非易失性存储器的特殊形式，数据位通过它储存在存储器的单元中或存储单元中。一组存储单元可称为一个字，一组字可称为一页，一组页可称为一个扇区。可通过字或页访问数据进行读取和编程，同时与“闪存”中一样，通常可访问整个扇区进行擦除。
图1A和1B示出根据相关技术的制造闪存装置的工艺，该闪存装置具有包括浮动栅和控制栅的层叠栅结构。浮动栅储存用于该栅的电荷，控制栅接收驱动电压。
参看图1A，隧穿(tunneling)氧化物层11a在半导体衬底11的预定部分上形成，且层叠的栅12通过一系列沉积步骤形成在隧穿氧化物层上，以形成层叠的栅结构的层。层叠的栅12包括用于形成浮动栅12a的多晶硅层、具有氧化物-氮化物-氧化物结构的栅绝缘层12b、和用于形成控制栅12c的多晶硅层，它们在隧穿氧化物层11a上顺序形成。用于浮动栅形成的多晶硅层具有通过低压化学机械(气相)沉积(Chemical Mechanical Deposition)形成的800～的厚度，且用于控制栅形成的多晶硅层具有同样通过低压化学机械沉积形成的2000～
的厚度。
随后，通过蚀刻通过前面的沉积步骤获得的结构(其中该结构包括控制栅12c、栅绝缘层12b、和浮动栅12a)，将光刻工艺用于形成层叠的栅12的结构。更确切地说，光刻工艺用于有选择地去除(即，蚀刻)用于控制栅形成的多晶硅层、栅绝缘层12b、和用于浮动栅形成的多晶硅层的部分，从而形成层叠的栅12。接着在层叠结构的侧面上，更确切地说，在控制栅12c、栅绝缘层12b、和浮动栅12a的每个上，形成耐蚀层(liner layer)(氧化物侧壁)13。
参看图1B，绝缘侧壁14在耐蚀层13旁边向外形成。接着，将层叠的栅12和绝缘侧壁14用作掩模，注入杂质离子，从而形成源/漏区15和16。随后，硅化物层17在源/漏区15和16的暴露表面和控制栅12c上形成。绝缘间层19在所形成的结构的整个表面上形成，且多个接触孔在绝缘层中形成，以暴露源/漏区15和16上方的硅化物层17和控制栅12c。通过填充接触孔形成多个塞(plug)18。
在上述根据相关技术制造闪存装置的工艺中，光刻工艺中利用蚀刻形成层叠的栅结构包括两个步骤，即湿蚀刻和干蚀刻，这是复杂的步骤。执行所述两步骤工艺，以使光刻期间的等离子体损坏最小。作为等离子体损坏的结果，或由于自身的多步骤蚀刻条件，栅绝缘层仍然可能被污染。
为了对上述根据相关技术的闪存装置编程，将编程电压通过字线施加给控制栅12c，通过位线施加给漏区16。这样，利用热载体方法，漏区16的电子通过隧穿氧化物层11a向浮动栅12a注入。在擦除数据的过程中，通过源线将擦除电压施加给源区15。这样，注入浮动栅12a的电子通过隧穿氧化物层11a排放到沟道。
根据层叠的栅的元件之间(具体而言，在控制栅和浮动栅之间的接触面之间和在浮动栅和漏区的接触面之间)的耦合实现上述操作，且使耦合率最大，以降低功耗。因此，需要提高耦合率来降低装置的功耗，从而可为要求低功耗的移动产品提供小功率闪存装置。
发明内容
因此，本发明旨在提供一种非易失性存储器及其制造方法，这种方法基本上避免了由于相关技术的局限和缺点而造成的一个或多个问题。
本发明的一个目的是提供一种降低功耗的非易失性存储器及其制造方法。
本发明的另一目的是提供一种防止绝缘层由于等离子体损坏而被污染的非易失性存储器及其制造方法。
本发明的另一目的是提供一种用于制造非易失性存储器的方法以及适于该方法的非易失性存储器，该方法实现了用于形成层叠的栅的简化光刻工艺。
本发明的另外的优点、目的、和特性将在以下描述中部分地得以阐述，部分对于在阅读过下述内容的本领域技术人员是显而易见的，或可根据本发明的实践获得。通过书面描述及其权利要求书以及附图具体指出的结构，可实现和获得本发明的目的和其它优点。
根据本发明的目的，为了获得这些目的和其它优点，如本文中体现和概括描述的，提供了这样一种非易失性存储器，包括：半导体衬底；隧穿氧化物层，形成在该半导体衬底的预定部分上；浮动栅，形成在该隧穿氧化物层上，该浮动栅具有沟槽结构；控制栅，形成在该浮动栅的沟槽结构内；以及栅绝缘层，设置在该浮动栅和该控制栅之间。
另一方面，提供了一种用于制造非易失性存储器的方法，包括：在半导体衬底的预定部分上形成隧穿氧化物层；在该隧穿氧化物层上形成用于形成浮动栅的第一多晶硅层；在用于浮动栅形成的第一多晶硅层中形成沟槽，该沟槽具有预定深度；在用于浮动栅形成的第一多晶硅层中形成的沟槽中形成栅绝缘层；在该栅绝缘层上形成用于形成控制栅的第二多晶硅层；对于用于形成控制栅的第二多晶硅层执行化学机械研磨；在该浮动栅、该栅绝缘层、和该控制栅上形成用于形成浮动栅的光致抗蚀剂图样；以及使用该光致抗蚀剂图样蚀刻用于浮动栅形成的第一多晶硅层。
应理解，本发明的前述概括描述和以下的详细描述仅是示意性的，目的在于提供对如所主张的本发明的进一步说明。
附图说明
附图用于提供对本发明的进一步的理解，且合并在本申请中并构成本申请的部分，附图示出本发明的实施例，且与说明一起用以解释本发明的原理。在附图中：
图1A和图1B是示出根据相关技术的用于制造非易失性存储器的工艺的截面图；以及
图2A-2E是示出根据本发明的用于制造非易失性存储器的工艺的截面图。
具体实施方式
现在将详细参考本发明的优选实施例，其实例在附图中示出。在任何可能的地方，相同参考标号在所有图中用于表示相同或相似部分。
图2A-2E示出根据本发明的用于制造非易失性存储器的工艺。作为该工艺中的初始步骤，将牺牲氧化膜(未示出)形成在半导体衬底上，且在分别通过离子注入工艺形成阱和沟道层后，利用湿蚀刻除去牺牲氧化膜。
参看图2A，使用在700～800℃的温度执行的熔炉热工艺，在半导体衬底21上形成具有90～
的厚度的隧穿氧化物层22。接着执行低压化学气相沉积，以在隧穿氧化物层22上形成具有4500～的厚度的第一多晶硅层23。这样形成的第一多晶硅层23后来在蚀刻之后充当非易失性存储器的浮动栅。通过使用氯气(C12)蚀刻工艺去除第一多晶硅层的预定内部部分，在用于浮动栅形成的第一多晶硅23中形成沟槽24，其后来将充当用于非易失性存储器的控制栅的外壳(encasement)。在蚀刻后，沟槽24优选具有2500～
的厚度，使得，假定第一多晶硅层23的初始形成厚度为4500～
则保留其约1000～
的厚度，以形成沟槽的下侧。
参看图2B，栅绝缘层25在第一多晶硅层23的表面上形成，以便用氧化物-氮化物-氧化物结构覆盖沟槽24的内壁，其中该氧化物-氮化物-氧化物结构包括例如用已知方法顺序形成的氧化物层、氮化物层、和另一(即，上部)氧化物层。利用低压化学气相沉积以约700～800℃的温度将栅绝缘层25的下部氧化物层形成为50～的厚度；同样利用低压化学气相沉积但以约650～750℃的温度将栅绝缘层的氮化物层形成为60～
的厚度；并且利用熔炉热工艺以约800～900℃的温度形成另一氧化物层。执行低压化学气相沉积，以在所形成的结构的整个表面上形成用于控制栅形成的第二多晶硅层26。第二多晶硅层26可以具有3500～
的厚度，此厚度大体上比沟槽24的深度厚。
参看图2C，形成为很厚的多晶硅层26通过化学机械研磨平坦化，以形成与第一多晶硅层23的表面齐平且通过栅绝缘层25与第一多晶硅层分离的控制栅26a。这样，第二多晶硅层26和栅绝缘层25的各自材料保留在沟槽24中，且控制栅26a设置为包围在插入栅绝缘层25的第一多晶硅层23中。在这样做的过程中，控制栅26a和用于浮动栅形成的第一多晶硅层23的材料之间的接触面的相对表面面积增加，从而提高了耦合率，相应降低了装置的功耗。
参看图2D，光致抗蚀剂(未示出)在图2C的所形成的结构的整个表面上形成，包括控制栅26a、栅绝缘层25、和第一多晶硅层23的暴露的上表面。接着执行曝光和显影工艺(即，光刻)，以形成掩模图样，该掩模图样在蚀刻第一多晶硅层23的过程中使用，以形成浮动栅23a，这样，使浮动栅23a具有内部用栅绝缘层25和控制栅26a填充的沟槽结构。因此，用于形成浮动栅23a的光致抗蚀剂图样位于浮动栅、栅绝缘层25、和控制栅26a之上，且使用光致抗蚀剂图样对用于浮动栅形成的第一多晶硅层23进行各向同性蚀刻。因此，与相关技术的工艺相比，通过应用单步骤蚀刻工艺蚀刻用于浮动栅形成的多晶硅层，形成非易失性存储器的栅，从而防止任何污染栅绝缘层的可能性，而栅绝缘层的污染是由于在用于根据相关技术的装置制造中的蚀刻工艺期间等离子体损坏造成的。
参看图2E，沉积绝缘层(未示出)，然后对其进行回蚀(etchback)，以在浮动栅23a的侧面上形成绝缘侧壁27，且将浮动栅和绝缘侧壁用作掩模，注入杂质离子，从而在浮动栅的任一侧的半导体衬底21中形成源/漏区28和29。随后，对于该衬底执行自对准多晶硅化物(salicide)工艺，从而使浮动栅23a和控制栅26a的上表面以及对应于源/漏区28和29的半导体衬底21具有硅化物层30。绝缘间层39在所形成的结构的整个表面上形成，且多个接触孔在绝缘层中形成，以在源区和漏区28和29以及控制栅26a上暴露硅化物层30。通过填充接触孔形成多个导电塞31。
因此，在图2E中示出了根据本发明的非易失性存储器。根据本发明的非易失性存储器包括：半导体衬底21；隧穿氧化物层22，形成在该半导体衬底的上表面的预定部分中；浮动栅23a，形成为具有内部的沟槽结构，该沟槽结构在该隧穿氧化物层上形成；控制栅26a，在该浮动栅的沟槽结构的内部中形成；以及具有氧化物-氮化物-氧化物结构的栅绝缘层25，设置在该浮动栅和该控制栅之间。这样，栅绝缘层25和控制栅26a均设置在沟槽内，基本上由浮动栅23a自身即沟槽结构包围。绝缘侧壁27在浮动栅23a的侧面上即沟槽外部形成，且源/漏区28和29在对应于浮动栅的外侧的半导体衬底21中形成。硅化物层30在控制栅26a和浮动栅23a的上(暴露的)表面上形成，以设置在浮动栅的沟槽结构的顶面上，同样设置在源/漏区28和29的每个上，更确切地说，在相应于源/漏区的半导体衬底21的表面中。绝缘间层39在半导体衬底21的整个形成表面上形成。多个导电塞31通过绝缘间层39连接至控制栅26a和源/漏区28和29的每个，以提供与外部电路的电接触，例如字线、位线、或源线等(未示出)。
如上所述，通过利用根据本发明的非易失性存储器及其制造方法，可能提高控制栅26a和浮动栅23a之间的接触面即相对表面积的大小，从而由于耦合率提高而降低功耗。并且，通过单步骤蚀刻工艺蚀刻用于浮动栅形成的第一多晶硅层23，以形成装置的栅，从而防止由于在用于形成例如闪存装置等非易失性存储器的传统层叠栅的蚀刻工艺期间等离子体损坏造成对栅绝缘层25的污染。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (12)
1.一种非易失性存储器，包括：
半导体衬底；
隧穿氧化物层，形成在所述半导体衬底的预定部分上；
浮动栅，形成在所述隧穿氧化物层上，所述浮动栅具有沟槽结构；
控制栅，形成在所述浮动栅的沟槽结构内部；
栅绝缘层，设置在所述浮动栅和所述控制栅之间；以及
硅化物层，形成在所述控制栅和所述浮动栅的上表面中。
2.根据权利要求1所述的非易失性存储器，进一步包括：
源/漏区，形成在所述浮动栅的任一侧上的所述半导体衬底中；以及
绝缘侧壁，形成在所述浮动栅的侧面上。
3.根据权利要求1所述的非易失性存储器，其中所述栅绝缘层具有氧化物-氮化物-氧化物结构。
4.根据权利要求2所述的非易失性存储器，进一步包括在所述源区和漏区的上表面中形成的硅化物层。
5.一种用于制造非易失性存储器的方法，包括：
在半导体衬底的预定部分上形成隧穿氧化物层；
在所述隧穿氧化物层上形成用于形成浮动栅的第一多晶硅层；
在所述第一多晶硅层中形成沟槽，所述沟槽具有预定深度；
在所述第一多晶硅层的表面上形成栅绝缘层，从而覆盖在所述第一多晶硅层中形成的所述沟槽的内壁；
在所述栅绝缘层上形成用于形成控制栅的第二多晶硅层，从而保留在所述沟槽中；
对于所述第二多晶硅层和所述栅绝缘层执行化学机械研磨，来在所述沟槽中形成所述栅绝缘层和所述控制栅；
使用所述光致抗蚀剂图样蚀刻所述第一多晶硅层，来形成所述浮动栅；
在所述控制栅和所述浮动栅的上表面中形成硅化物层。
6.根据权利要求5所述的用于制造非易失性存储器的方法，其中所述第一多晶硅层具有
的厚度。
7.根据权利要求5所述的用于制造非易失性存储器的方法，其中所述第一多晶硅层通过低压化学气相沉积形成。
8.根据权利要求5所述的用于制造非易失性存储器的方法，其中在所述第一多晶硅层中形成的所述沟槽通过使用氯气的蚀刻工艺形成。
9.根据权利要求5所述的用于制造非易失性存储器的方法，其中在所述第一多晶硅层中形成的所述沟槽具有
的深度。
10.根据权利要求5所述的用于制造非易失性存储器的方法，其中所述第二多晶硅层具有
的厚度。
11.根据权利要求5所述的用于制造非易失性存储器的方法，其中所述蚀刻是各向同性蚀刻。
12.根据权利要求5所述的用于制造非易失性存储器的方法，进一步包括：
在形成所述控制栅后，在所述浮动栅的侧面上形成绝缘侧壁；
在所述浮动栅的任一侧上的所述半导体衬底中形成源/漏区；以及
在所述浮动栅和所述控制栅的上表面上以及在对应于所述源/漏区的所述半导体衬底上形成硅化物层。
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